【摘要】：高壓(high-voltage,HV)集成電路已經(jīng)廣泛應(yīng)用于開關(guān)電源、電源管理、汽車電子產(chǎn)品以及驅(qū)動電路等應(yīng)用上,這使得越來越多便攜式消費(fèi)類電子產(chǎn)品普及。在高壓集成電路中,靜電放電(electrostatic discharge,ESD)防護(hù)能力已經(jīng)作為評估產(chǎn)品可靠性的重要指標(biāo)之一。在高壓集成電路中,硅控整流器(SCR)成為人們研究的熱點(diǎn)。在ESD應(yīng)力下,雙載流子注入效應(yīng)和SCR寄生的NPN管和PNP管的正反饋機(jī)制使SCR獲得很低的維持電壓,這將會導(dǎo)致它作為電源(VDD)到地(GND)間的鉗位電路(power-rail clamp circuit)使用時(shí)容易發(fā)生閂鎖(latch up)。目前,增加ESD器件的抗閂鎖能力的一種方法是增加觸發(fā)電流或維持電流大于發(fā)生閂鎖效應(yīng)最小的觸發(fā)電流,另一種是增加其維持電壓(V_h)大于集成電路的工作電壓(VDD)。本文主要的內(nèi)容如下:在本論文中,從傳統(tǒng)CMOS工藝ESD基本防護(hù)器件和高壓ESD基本防護(hù)器件的特性對比研究入手,分析了高壓ESD器件魯棒性很弱的原因以及高壓IC靜電保護(hù)存在的困難和挑戰(zhàn)。基于0.18-μm BCD和12V BJT兩種不同的高壓工藝,通過仿真和流片測試手段,進(jìn)行器件級和電路級的ESD防護(hù)設(shè)計(jì)研究。首先,介紹了ESD相關(guān)的三種物理測試模型和兩種特殊測試評估模型;分析了四種ESD防護(hù)基礎(chǔ)器件特性;介紹了之前的抗閂鎖效應(yīng)的四種器件類型。其次,本論文根據(jù)高壓ESD防護(hù)器件的設(shè)計(jì)窗口和Kirk效應(yīng)對高壓ESD保護(hù)器件的影響,研究了BCD工藝下的NLDMOS器件,并利用嵌入SCR的方法減小由Kirk效應(yīng)導(dǎo)致的弱魯棒性問題。提出了一種自觸發(fā)堆疊硅控整流器(Self-triggered stacked silicon-controlled rectifier structure,STSSCR),它采用堆疊方式實(shí)現(xiàn)閂鎖效應(yīng)高免疫能力并得到成功驗(yàn)證,該器件包含一個(gè)MLSCR和多個(gè)DTSCRs,隨著堆疊數(shù)目增加保持觸發(fā)電壓基本不變且能有效地提高維持電壓。最后,本論文探討了在實(shí)際工程應(yīng)用的電路級高壓ESD全芯片防護(hù),要滿足兩兩引腳之間都存在靜電放電通路,需要利用總線的方法構(gòu)建ESD保護(hù)網(wǎng)絡(luò)。從分析高壓12V BJT工藝特點(diǎn)入手設(shè)計(jì)了不同應(yīng)用要求的ESD單體器件,再根據(jù)高壓IC的端口電路,將滿足要求的單體器件接入電源軌總線,提出全芯片ESD保護(hù)方案,并進(jìn)行流片和測試。
【圖文】：

電子科技大學(xué)碩士學(xué)位論文第二章 ESD 保護(hù)的基礎(chǔ)理論2.1 ESD 的概念靜電放電（ESD）是一種最普遍的威脅半導(dǎo)體芯片的可靠性問題。ESD 事件是指有限的電荷從一個(gè)對象（如人體）轉(zhuǎn)移到另一個(gè)對象(即芯片)的過程。這個(gè)過程在很短的時(shí)間內(nèi)會產(chǎn)生非常高的電流通過芯片，因此超過 35%的芯片損壞可以歸因于 ESD 相關(guān)事件。在半導(dǎo)體行業(yè)設(shè)計(jì)片上 ESD 結(jié)構(gòu)去防止集成電路的 ESD應(yīng)力損壞已經(jīng)是一個(gè)高優(yōu)先級的措施。圖 2-1 顯示了芯片上四種受 ESD 應(yīng)力損壞的例子，從左上角開始為金屬線熔斷，金屬接觸破壞，晶體結(jié)構(gòu)改變，，結(jié)損壞。

圖 2-2 人體放電示意圖 2.2.2 機(jī)器模型 MM同 HBM 相比較，機(jī)器模型是模擬一充電的機(jī)器臂、測試夾具或者任何其他類放電示意圖。一般 MM 測試模型有一個(gè)這個(gè)電容直接進(jìn)入測試設(shè)備通過 500nH 試模型的等效電路圖。圖 2-4 機(jī)械放電示意圖
【學(xué)位授予單位】：電子科技大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2018
【分類號】：TN405

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本文編號：2686546