【摘要】：集成電路的快速發(fā)展不斷改善人們的生活,日益增長的社會需求促使集成電路朝著片上集成系統(tǒng)(System on Chip,SOC)發(fā)展。集成系統(tǒng)包含許多功能模塊:微處理器、存儲器、模擬IP(Intellectual Property,IP)、數(shù)字IP等模塊,為了實(shí)現(xiàn)復(fù)雜的系統(tǒng)功能,這些模塊都需要工作在一定的時序條件下,因此需要設(shè)計(jì)能夠滿足各個功能模塊的時鐘信號源電路。基于鎖相環(huán)的時鐘技術(shù)具有結(jié)構(gòu)簡單,抖動性能好,頻率范圍寬,容易實(shí)現(xiàn)的特點(diǎn),得到了大量的應(yīng)用和發(fā)展,也成為了系統(tǒng)集成電路中時鐘發(fā)生源的主要選擇之一。在SOC中希望對功能模塊進(jìn)行IP化,因此對應(yīng)用于SOC系統(tǒng)的時鐘電路PLL(Phase Lock Loop,PLL)IP核進(jìn)行研究具有十分突出的意義和價值。本文首先完成了對SOC以及PLL系統(tǒng)的理論研究,分析了典型PLL系統(tǒng)的基本框架,給出了PLL系統(tǒng)關(guān)鍵性能指標(biāo)。緊接著對PLL系統(tǒng)基本模型進(jìn)行分析和研究。對電荷泵鎖相環(huán)關(guān)鍵電路模塊進(jìn)行了十分詳細(xì)的研究分析,特別是壓控振蕩器、電荷泵、環(huán)路濾波器等模擬電路模塊,針對不同電路結(jié)構(gòu)進(jìn)行優(yōu)劣勢對比分析,并提出改進(jìn)方法,這部分工作對后續(xù)進(jìn)行PLL時鐘IP核的設(shè)計(jì)提供了電路結(jié)構(gòu)選擇的理論基礎(chǔ)。其次是整個PLL時鐘IP核的設(shè)計(jì)實(shí)現(xiàn),包括關(guān)鍵電路的模塊設(shè)計(jì)和仿真。設(shè)計(jì)了一種新型低壓低功耗偽差分環(huán)形壓控振蕩器,該壓控振蕩器以包含尾電流源的反相器為基本延時單元,并采用線性化技術(shù)改善調(diào)節(jié)線性度,該電路具有結(jié)構(gòu)簡單、易于實(shí)現(xiàn)、低壓低功耗及低相位噪聲的特性。利用Matlab和Cadence Spectre對設(shè)計(jì)的PLL時鐘IP核進(jìn)行了系統(tǒng)驗(yàn)證,包括對它的線性特征進(jìn)行建模分析、仿真驗(yàn)證,整體的瞬態(tài)輸出驗(yàn)證,系統(tǒng)的性能指標(biāo)建立時間、輸出抖動等驗(yàn)證。最終完成整個電路系統(tǒng)的版圖實(shí)現(xiàn)、后仿真及功能測試。本文最終實(shí)現(xiàn)的PLL時鐘IP核具有10-60MHz的輸入時鐘范圍,10-600MHz的輸出時鐘范圍,鎖定時間小于40μs,P-P抖動小于10ps,在參考時鐘為25MHz,輸出時鐘600MHz時,芯片功耗為12mW。并且能夠在要求的頻率范圍內(nèi)實(shí)現(xiàn)快速鎖定,穩(wěn)定正常工作,滿足設(shè)計(jì)要求,已成功應(yīng)用到SOC系統(tǒng)中。
【圖文】：

碩士學(xué)位論文 3 章 PLL 系統(tǒng)模型及關(guān)鍵電路研究模型分析閉環(huán)負(fù)反饋系統(tǒng)要保證穩(wěn)定工作，不發(fā)生振蕩，必須。即滿足相位條件和幅值條件：H(s) 1 H (s) 180所示的結(jié)構(gòu)中若 LPF 采用一階濾波器，系統(tǒng)在原點(diǎn)只這類鎖相環(huán)系統(tǒng)被稱為 I 型鎖相環(huán)。但是在電荷泵鎖器，所以系統(tǒng)開環(huán)傳遞函數(shù)具有兩個零極點(diǎn)，這類鎖根據(jù)自動控制學(xué)理論，系統(tǒng)的階數(shù)要比系統(tǒng)型號多 上是一個三階的系統(tǒng)。這類系統(tǒng)的傳遞函數(shù)波特圖如

號的產(chǎn)生、頻率綜合、時鐘數(shù)據(jù)恢復(fù)等應(yīng)明 VCO 的調(diào)諧范圍、功耗、相噪等成為直O(jiān))主要包括 LC-VCO 和環(huán)形 VCO(Ring ，成為了在高頻(射頻)通訊系統(tǒng)中的主感元件[30]，在集成電路工藝中，很難與標(biāo)積，花費(fèi)較多的制作成本。且這類 VC在對相位噪聲要求不苛刻的系統(tǒng)和應(yīng)用相比之下，在大部分通訊系統(tǒng)及數(shù)字系是很靈敏的情況下，環(huán)形 VCO 以其寬成本，足夠好的相噪性能，能夠滿足大時鐘信號，，能夠基于 CMOS 工藝實(shí)現(xiàn)電作成本大大降低，成為頗受歡迎的核心部
【學(xué)位授予單位】：湖南大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2018
【分類號】：TN402

【參考文獻(xiàn)】

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本文編號：2686000