【摘要】：卷積神經(jīng)網(wǎng)絡(luò)廣泛應(yīng)用于圖像識(shí)別、語(yǔ)音識(shí)別、人臉識(shí)別和語(yǔ)義分析等領(lǐng)域。其網(wǎng)絡(luò)結(jié)構(gòu)復(fù)雜,隱含層眾多,每層包含大量的乘累加運(yùn)算,是一種計(jì)算密集型和資源占用密集型的網(wǎng)絡(luò)。FPGA比GPU功耗低,比ASIC靈活性高,是一種兼顧性能和功耗的硬件加速平臺(tái)。本文針對(duì)于卷積神經(jīng)網(wǎng)絡(luò)計(jì)算量大,功耗大的問(wèn)題,基于FPGA平臺(tái)對(duì)卷積神經(jīng)網(wǎng)絡(luò)加速計(jì)算進(jìn)行了研究。首先通過(guò)對(duì)卷積神經(jīng)網(wǎng)絡(luò)前向計(jì)算和反向傳播過(guò)程的研究,分析卷積神經(jīng)網(wǎng)絡(luò)的卷積層,采樣層和全連接層的計(jì)算過(guò)程。然后研究前向計(jì)算過(guò)程中的并行性,包括卷積窗口內(nèi)部并行,同一特征映射上卷積窗口間并行和不同特征映射上卷積窗口間并行。經(jīng)過(guò)分析卷積層、采樣層和全連接層的計(jì)算結(jié)構(gòu)的相似性后,提出將全連接層計(jì)算和平均采樣計(jì)算轉(zhuǎn)化為卷積層計(jì)算的方法,設(shè)計(jì)了一個(gè)包含卷積加速模塊和采樣加速模塊的通用計(jì)算單元,網(wǎng)絡(luò)的每一層復(fù)用此通用計(jì)算單元完成整個(gè)網(wǎng)絡(luò)的計(jì)算。本文研究的加速器的架構(gòu)是主機(jī)+控制器+FPGA通用計(jì)算單元,對(duì)卷積神經(jīng)網(wǎng)絡(luò)的前向計(jì)算過(guò)程進(jìn)行加速,主機(jī)將圖片發(fā)給控制器,控制器調(diào)用加速單元計(jì)算并返回結(jié)果。實(shí)驗(yàn)采用CIFAR-10數(shù)據(jù)集進(jìn)行驗(yàn)證,將相同的網(wǎng)絡(luò)結(jié)構(gòu)分別在CPU和FPGA平臺(tái)上計(jì)算,比較結(jié)果表明同等網(wǎng)絡(luò)結(jié)構(gòu)下,FPGA并行加速計(jì)算比CPU計(jì)算速度快,功耗低。
【圖文】：

- 42 -圖 4-3 并行組合和流水線(xiàn)示意Fig. 4-3 Combination structures of computational parallel and pipeline

4-4 同一個(gè)特征映射上卷積窗口內(nèi)部并行和卷積窗口間并行的組合的計(jì)算結(jié)構(gòu)仿Fig. 4-4 Simulation of the computational structure of the parallel combination圖 4-5 采樣模塊的實(shí)現(xiàn)Fig. 4-5 Implementation of pooling
【學(xué)位授予單位】：哈爾濱理工大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2019
【分類(lèi)號(hào)】：TN791;TP183

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本文編號(hào)：2673524