發(fā)布時(shí)間：2020-05-17 03:47

【摘要】：隨著集成電路的不斷發(fā)展,靜電成為了影響集成電路可靠性的一個(gè)關(guān)鍵因素。在集成電路芯片的測(cè)試、封裝、運(yùn)輸?shù)雀鞣N環(huán)節(jié)中,由于靜電的存在,芯片的可靠性、安全性、穩(wěn)定性面臨非常大的挑戰(zhàn)。據(jù)美國(guó)國(guó)家半導(dǎo)體公司統(tǒng)計(jì),因靜電放電(Electro-Static Discharge,ESD)造成的芯片失效占到集成電路失效總數(shù)的58%。所以,芯片的靜電防護(hù)變得迫在眉睫,已經(jīng)成為了國(guó)內(nèi)外研究的一個(gè)重點(diǎn)。常見(jiàn)的ESD防護(hù)器件主要有二極管、金屬氧化物半導(dǎo)體(Metal Oxide Semiconductor,MOS)、可控硅(SiliconControlled Rectifier,SCR)等。在低壓CMOS工藝下,二極管占用版圖面積過(guò)高,ESD綜合性能偏低;MOS管魯棒性低、單位面積失效電流小。而SCR器件具有更高的魯棒性、更小的實(shí)現(xiàn)面積以及更低的寄生電容,得到了廣泛應(yīng)用。但同時(shí)SCR器件存在觸發(fā)電壓過(guò)高和維持電壓過(guò)低的缺點(diǎn),針對(duì)這些缺點(diǎn),國(guó)內(nèi)外的研究主要從優(yōu)化器件結(jié)構(gòu)、改變觸發(fā)方式和版圖實(shí)現(xiàn)形式等角度來(lái)開(kāi)展,如MLSCR、襯底觸發(fā)技術(shù)等。本文在0.18um CMOS工藝下對(duì)低壓可控硅器件進(jìn)行了設(shè)計(jì)和優(yōu)化,具體工作如下:(1)設(shè)計(jì)了一種內(nèi)鑲二極管串的LVTSCR結(jié)構(gòu)。從傳統(tǒng)的單向SCR器件入手,對(duì)其性能進(jìn)行了仿真、流片和測(cè)試分析。TLP測(cè)試數(shù)據(jù)表明傳統(tǒng)SCR器件觸發(fā)電壓高達(dá)18.89V,而維持電壓卻只有3.83V,不滿足工作電壓5V的要求。針對(duì)過(guò)高的觸發(fā)電壓,LVTSCR通過(guò)提高觸發(fā)面的摻雜濃度來(lái)降低觸發(fā)電壓,觸發(fā)電壓由18.89V降低到12.23V。針對(duì)過(guò)低的維持電壓,設(shè)計(jì)了一種新型內(nèi)鑲二極管串的LVTSCR結(jié)構(gòu),使維持電壓提高到5.20V,滿足了工作電壓5V的要求。(2)從器件版圖和結(jié)構(gòu)兩個(gè)角度對(duì)雙向SCR器件進(jìn)行了性能分析和結(jié)構(gòu)優(yōu)化。A.現(xiàn)有文獻(xiàn)中DDSCR版圖對(duì)器件性能影響的研究較少,本文設(shè)計(jì)了指狀DDSCR、跑道形DDSCR和蛇形DDSCR三種不同的版圖實(shí)現(xiàn)形式,并對(duì)器件維持電壓、觸發(fā)電壓、失效電流等方面的綜合性能進(jìn)行對(duì)比分析,其中,指狀DDSCR的綜合評(píng)價(jià)品質(zhì)因子最高,為2.539。B.優(yōu)化傳統(tǒng)DDSCR器件結(jié)構(gòu),將器件陽(yáng)極和陰極的P+/N+摻雜區(qū)分段交錯(cuò)放置,通過(guò)改變DDSCR中寄生三極管的發(fā)射極注入效率來(lái)提高維持電壓。經(jīng)TLP測(cè)試,優(yōu)化器件的觸發(fā)電壓為12.6V,維持電壓為6.91V,在縮減版圖面積的同時(shí)滿足了工作電壓5V的要求。
【圖文】：

發(fā)生之后就會(huì)形成靜電，可能對(duì)物體造成損害。這些靜電的產(chǎn)生產(chǎn)環(huán)境造成很大的困擾。隨著集成電路的快速發(fā)展，為了獲快的運(yùn)算速度，以及更低的芯片成本，各大半導(dǎo)體工廠的集成越來(lái)越小。隨著工藝的不斷變小，由靜電引起的問(wèn)題卻越來(lái)越路芯片進(jìn)行靜電防護(hù)引起了人們廣泛的關(guān)注。在芯片的測(cè)試，中由于外部因素導(dǎo)致靜電的積累和靜電的泄放變的不可避免，當(dāng)因?yàn)槎虝r(shí)間極大的電流從芯片內(nèi)部流過(guò)，從而導(dǎo)致芯片遭受到的得越來(lái)越多。圖１．１為集成電路產(chǎn)品失效分析圖，從圖中可以發(fā)現(xiàn)器件的失效是由ＥＳＤ引起的。美國(guó)國(guó)家半導(dǎo)體研究機(jī)構(gòu)表明，入的越多，，回報(bào)的利率越大，回報(bào)率接近９５：１邋［５＿９１。從國(guó)內(nèi)外的表明對(duì)芯片保護(hù)投入的資本越多，器件產(chǎn)品的性能越好，可以正是因?yàn)椋牛樱膶?duì)集成電路造成的威脅非常嚴(yán)重，所以如何進(jìn)行界各國(guó)的重視。目前國(guó)外己經(jīng)有了成熟化的ＥＳＤ防護(hù)措施，主器件級(jí)、版圖級(jí)等方面。而國(guó)內(nèi)相對(duì)來(lái)說(shuō)這方面還比較空白，沿本的防護(hù)，所以把芯片的ＥＳＤ防護(hù)提上日程，越變得迫在眉睫。逡逑ｍ可恢復(fù)性逡逑

維持電壓過(guò)低帶來(lái)的閂鎖效應(yīng)成為ＥＳＤ防護(hù)器件的難點(diǎn)，針對(duì)此問(wèn)題主要逡逑有以下兩種方案�，F(xiàn)在大部分可控硅器件維持電壓的提高通過(guò)增大器件陰陽(yáng)極間逡逑距達(dá)成，但因器件ＥＳＤ防護(hù)窗口的限制，需要以器件面積的增加和防護(hù)等級(jí)的逡逑３逡逑
【學(xué)位授予單位】：湘潭大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2018
【分類(lèi)號(hào)】：TN432

【參考文獻(xiàn)】

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本文編號(hào)：2667877