【摘要】：隨著集成電路的不斷發(fā)展,靜電成為了影響集成電路可靠性的一個關(guān)鍵因素。在集成電路芯片的測試、封裝、運輸?shù)雀鞣N環(huán)節(jié)中,由于靜電的存在,芯片的可靠性、安全性、穩(wěn)定性面臨非常大的挑戰(zhàn)。據(jù)美國國家半導(dǎo)體公司統(tǒng)計,因靜電放電(Electro-Static Discharge,ESD)造成的芯片失效占到集成電路失效總數(shù)的58%。所以,芯片的靜電防護(hù)變得迫在眉睫,已經(jīng)成為了國內(nèi)外研究的一個重點。常見的ESD防護(hù)器件主要有二極管、金屬氧化物半導(dǎo)體(Metal Oxide Semiconductor,MOS)、可控硅(SiliconControlled Rectifier,SCR)等。在低壓CMOS工藝下,二極管占用版圖面積過高,ESD綜合性能偏低;MOS管魯棒性低、單位面積失效電流小。而SCR器件具有更高的魯棒性、更小的實現(xiàn)面積以及更低的寄生電容,得到了廣泛應(yīng)用。但同時SCR器件存在觸發(fā)電壓過高和維持電壓過低的缺點,針對這些缺點,國內(nèi)外的研究主要從優(yōu)化器件結(jié)構(gòu)、改變觸發(fā)方式和版圖實現(xiàn)形式等角度來開展,如MLSCR、襯底觸發(fā)技術(shù)等。本文在0.18um CMOS工藝下對低壓可控硅器件進(jìn)行了設(shè)計和優(yōu)化,具體工作如下:(1)設(shè)計了一種內(nèi)鑲二極管串的LVTSCR結(jié)構(gòu)。從傳統(tǒng)的單向SCR器件入手,對其性能進(jìn)行了仿真、流片和測試分析。TLP測試數(shù)據(jù)表明傳統(tǒng)SCR器件觸發(fā)電壓高達(dá)18.89V,而維持電壓卻只有3.83V,不滿足工作電壓5V的要求。針對過高的觸發(fā)電壓,LVTSCR通過提高觸發(fā)面的摻雜濃度來降低觸發(fā)電壓,觸發(fā)電壓由18.89V降低到12.23V。針對過低的維持電壓,設(shè)計了一種新型內(nèi)鑲二極管串的LVTSCR結(jié)構(gòu),使維持電壓提高到5.20V,滿足了工作電壓5V的要求。(2)從器件版圖和結(jié)構(gòu)兩個角度對雙向SCR器件進(jìn)行了性能分析和結(jié)構(gòu)優(yōu)化。A.現(xiàn)有文獻(xiàn)中DDSCR版圖對器件性能影響的研究較少,本文設(shè)計了指狀DDSCR、跑道形DDSCR和蛇形DDSCR三種不同的版圖實現(xiàn)形式,并對器件維持電壓、觸發(fā)電壓、失效電流等方面的綜合性能進(jìn)行對比分析,其中,指狀DDSCR的綜合評價品質(zhì)因子最高,為2.539。B.優(yōu)化傳統(tǒng)DDSCR器件結(jié)構(gòu),將器件陽極和陰極的P+/N+摻雜區(qū)分段交錯放置,通過改變DDSCR中寄生三極管的發(fā)射極注入效率來提高維持電壓。經(jīng)TLP測試,優(yōu)化器件的觸發(fā)電壓為12.6V,維持電壓為6.91V,在縮減版圖面積的同時滿足了工作電壓5V的要求。
【圖文】：

發(fā)生之后就會形成靜電，可能對物體造成損害。這些靜電的產(chǎn)生產(chǎn)環(huán)境造成很大的困擾。隨著集成電路的快速發(fā)展，為了獲快的運算速度，以及更低的芯片成本，各大半導(dǎo)體工廠的集成越來越小。隨著工藝的不斷變小，由靜電引起的問題卻越來越路芯片進(jìn)行靜電防護(hù)引起了人們廣泛的關(guān)注。在芯片的測試，中由于外部因素導(dǎo)致靜電的積累和靜電的泄放變的不可避免，當(dāng)因為短時間極大的電流從芯片內(nèi)部流過，從而導(dǎo)致芯片遭受到的得越來越多。圖１．１為集成電路產(chǎn)品失效分析圖，從圖中可以發(fā)現(xiàn)器件的失效是由ＥＳＤ引起的。美國國家半導(dǎo)體研究機構(gòu)表明，入的越多，，回報的利率越大，回報率接近９５：１邋［５＿９１。從國內(nèi)外的表明對芯片保護(hù)投入的資本越多，器件產(chǎn)品的性能越好，可以正是因為ＥＳＤ對集成電路造成的威脅非常嚴(yán)重，所以如何進(jìn)行界各國的重視。目前國外己經(jīng)有了成熟化的ＥＳＤ防護(hù)措施，主器件級、版圖級等方面。而國內(nèi)相對來說這方面還比較空白，沿本的防護(hù)，所以把芯片的ＥＳＤ防護(hù)提上日程，越變得迫在眉睫。逡逑ｍ可恢復(fù)性逡逑

維持電壓過低帶來的閂鎖效應(yīng)成為ＥＳＤ防護(hù)器件的難點，針對此問題主要逡逑有以下兩種方案�，F(xiàn)在大部分可控硅器件維持電壓的提高通過增大器件陰陽極間逡逑距達(dá)成，但因器件ＥＳＤ防護(hù)窗口的限制，需要以器件面積的增加和防護(hù)等級的逡逑３逡逑
【學(xué)位授予單位】：湘潭大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2018
【分類號】：TN432

【參考文獻(xiàn)】

相關(guān)期刊論文 前10條

1 樊海霞;朱純?nèi)?;基于CMOS集成電路閂鎖效應(yīng)理論的實踐[J];電子測試;2015年18期

2 陶世懷;;基于電子通信產(chǎn)品的ESD防護(hù)設(shè)計方法研究[J];中國新通信;2015年06期

3 梁海蓮;董樹榮;顧曉峰;李明亮;韓雁;;基于0.5μm BCD工藝的雙向SCR結(jié)構(gòu)的ESD保護(hù)設(shè)計[J];浙江大學(xué)學(xué)報(工學(xué)版);2013年11期

4 唐立偉;;CMOS集成電路閂鎖效應(yīng)抑制技術(shù)綜述[J];才智;2013年21期

5 夏超;王中健;何大偉;徐大偉;張有為;程新紅;俞躍輝;;基于SCR的SOI ESD保護(hù)器件研究[J];功能材料與器件學(xué)報;2012年01期

6 王振興;武占成;張希軍;高永生;;ESD防護(hù)器件測試系統(tǒng)性能研究[J];河北科技大學(xué)學(xué)報;2011年S1期

7 薛純;王耀軍;;靜電放電危害及防護(hù)技術(shù)研究[J];科技信息;2010年31期

8 李冰;王剛;楊袁淵;;基于SCR的ESD保護(hù)電路防閂鎖設(shè)計[J];微電子學(xué);2009年06期

9 劉劍;陳弘毅;;基于SCR的雙向ESD保護(hù)器件研究[J];微電子學(xué);2008年04期

10 徐駿華,向宏莉,令文生;CMOS集成電路的ESD模型和測試方法探討[J];現(xiàn)代電子技術(shù);2004年09期

相關(guān)博士學(xué)位論文 前2條

1 曾杰;集成電路新型ESD防護(hù)器件研究[D];浙江大學(xué);2016年

2 馬飛;先進(jìn)工藝下集成電路的靜電放電防護(hù)設(shè)計及其可靠性研究[D];浙江大學(xué);2014年

相關(guān)碩士學(xué)位論文 前9條

1 俞志輝;集成電路的典型ESD防護(hù)設(shè)計研究[D];浙江大學(xué);2016年

2 侯文煜;集成電路ESD失效機理和ESD防護(hù)電路研究[D];西安電子科技大學(xué);2015年

3 劉毅;基于BCD工藝的ESD器件性能研究與優(yōu)化[D];電子科技大學(xué);2015年

4 陳逸舟;集成電路的ESD防護(hù)技術(shù)研究[D];蘇州大學(xué);2013年

5 鄭劍鋒;基于高壓工藝和MM模式下的ESD防護(hù)設(shè)計與研究[D];浙江大學(xué);2013年

6 鄒靜;高壓NMOS器件和SCR的高魯棒性ESD保護(hù)研究[D];湖北大學(xué);2012年

7 苗萌;ESD防護(hù)設(shè)計的若干問題研究[D];浙江大學(xué);2012年

8 李明亮;集成電路典型工藝下I/O電路及片上ESD防護(hù)設(shè)計研究[D];浙江大學(xué);2011年

9 唐保軍;新型ESD防護(hù)器件與電路的結(jié)構(gòu)設(shè)計及特性分析[D];西安電子科技大學(xué);2010年

本文編號：2667877