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14位5GSPS高速DAC研究與設計

發(fā)布時間:2020-05-08 04:14
【摘要】:近年來,寬帶通信、信號處理等電子系統(tǒng)的迅猛發(fā)展對高性能D/A轉換器需求不斷增長。作為連接數字系統(tǒng)與模擬系統(tǒng)的紐帶,D/A轉換器的速度、輸出帶寬和靜態(tài)與動態(tài)性能逐漸成為電子系統(tǒng)整體性能提升的瓶頸。本文在系統(tǒng)性地分析了電流舵D/A轉換器中存在的誤差因素之后,基于65nm混合信號工藝設計實現(xiàn)了一款14位5GSPS D/A轉換器。其整體架構包括14位5GSPS DAC內核,5GSPS高速數據接收合成電路以及2.5GHz高速時鐘接收處理電路。14位5GSPS DAC內核采用4+10分段電流舵架構,利用高阻抗電流源技術、高速電流開關和DEM譯碼技術解決了高轉換速率下D/A轉換器動態(tài)性能下降的問題,實現(xiàn)14位5GSPS DAC內核具有較好的靜態(tài)特性與動態(tài)性能;高速數據接收合成電路采用雙通道LVDS接口DDR采樣技術實現(xiàn)2.5GSPS數據接收,并通過2倍插值濾波和數據交織合成技術實現(xiàn)數據升采樣到5GSPS,解決了高速數據接收傳輸過程中的畸變和不同步問題;高速時鐘接收處理電路通過CML結構實現(xiàn)2.5GHz高速時鐘接收,利用占空比調整技術和低抖動PLL技術實現(xiàn)高速時鐘處理與分配。本文創(chuàng)新性地提出了一種DAC內核雙沿輸出技術,該技術通過對兩路正交數據半周期歸零,實現(xiàn)DAC內核正負時鐘沿均有數據輸出,有效提高數據輸出效率,可以實現(xiàn)混頻、歸零和插值工作模式。此外,針對雙沿輸出DAC內核對時鐘信號占空比敏感的要求,提出了一種基于CML結構占空比和交叉點可調的新型高速時鐘接收電路,解決了高速時鐘占空比失調和信號交叉點偏斜的問題,從而使得存在占空比失調的高速時鐘信號恢復為50%占空比,且誤差小于0.5%。根據所提方案,本文在65nm混合信號CMOS工藝下設計實現(xiàn)了一款14位5GSPS D/A轉換器。深入研究了納米工藝對D/A轉換器設計帶來的挑戰(zhàn),同時合理布局布線電流源陣列與整體D/A轉換器電路版圖。最終實現(xiàn)DNL和INL分別為±0.5LSB和±1LSB,轉換器動態(tài)性能SFDR在100MHz輸入信號情況下可以達到77dBc。芯片面積5*4mm~2,模擬電源1.8V、-1.5V,數字電源1.2V情況下,功耗為850mW。同時論文還指出本次設計后續(xù)需要完成版圖優(yōu)化與流片測試工作,為進一步的研究提供了方向。
【圖文】:

框圖,轉換器,基本原理,框圖


中國航天科技集團公司碩士學位論文A 轉換器原理及誤差分析章第一部分簡要介紹了 D/A 轉換器原理;第二部分介與動態(tài)性能參數指標;第三部分從電流源失誤差、電流差三方面,對電流舵 D/A 轉換器常見的誤差來源及其影D/A 轉換器原理/A 轉換器顧名思義就是 D/A 轉換器的功能定義是將輸入、加權等變換后,輸出與之等價的連續(xù)模擬量[10]。

傳輸曲線,傳輸特性,轉換器,性能參數


Fig. 2.2 Transmission characteristic of an ideal D/A converter器性能參數器性能參數是考量轉換器工作性能表現(xiàn)的依據,分為靜態(tài)性能其中,靜態(tài)參數主要包括:分辨率(Resolution)、失調誤差(Oin Error)、量化噪聲(Quantization Noise)、積分非線性(Integral N非線性(Differential Nonlinearity,DNL)等;而動態(tài)參數包括ious Free Dynamic Range,SFDR)、信噪比(Signal-to-Noise RaTotal Harmonic Distortion,THD)、信號與噪聲諧波比(Signal-tio,SNDR)和互調失真(Intermodulation Distortion,IMD)等能參數差和增益誤差 轉換器傳輸曲線歸一化后應該是一條過原點,,斜率為 1 的直線
【學位授予單位】:中國航天科技集團公司第一研究院
【學位級別】:碩士
【學位授予年份】:2018
【分類號】:TN792

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本文編號:2654099

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