發(fā)布時間：2020-05-06 11:21

【摘要】：隨著集成電路產(chǎn)業(yè)的高速發(fā)展,半導(dǎo)體器件的特征尺寸縮小到亞20nm節(jié)點,芯片集成度的提高帶來了更大的功耗密度。與此同時,為了抑制由器件尺寸縮小而帶來的短溝道效應(yīng),新型器件結(jié)構(gòu)(如非平面三維FinFET器件、絕緣襯底上薄膜硅SOI結(jié)構(gòu)器件以及環(huán)柵硅納米線結(jié)構(gòu)器件等)和新的材料(如低熱導(dǎo)率的SiGe和高k柵介質(zhì)層等)被引入到傳統(tǒng)的硅基MOS器件當中,這些先進技術(shù)雖然為摩爾定律的延續(xù)創(chuàng)造了可能,但是其低效的散熱能力使得器件中的熱量難以耗散,導(dǎo)致器件自熱效應(yīng)嚴重,大功耗密度使得器件溫度迅速升高,器件電學(xué)特性和可靠性發(fā)生退化,進而影響電路性能并降低芯片的使用壽命。納米級的小尺寸FinFETs器件具有很強的柵控能力以及良好的CMOS工藝兼容能力,是當今亞20nm工藝技術(shù)節(jié)點中的核心器件,并已投用于亞10nm技術(shù)節(jié)點,然而其狹窄的三維鰭式結(jié)構(gòu)使得溝道中熱量累積,不僅如此,在SOI結(jié)構(gòu)的FinFET器件中,低熱導(dǎo)率的埋氧化層成為散熱路徑的一道壁壘,自熱效應(yīng)成為了先進技術(shù)節(jié)點下的關(guān)鍵技術(shù)難點,精確分析自熱效應(yīng)對于納米級FinFETs器件電學(xué)特性以及可靠性均具有重要的研究和應(yīng)用價值。本文針對納米尺度的FinFETs器件自熱效應(yīng)研究中的問題和挑戰(zhàn),以體硅FinFETs和SOI FinFETs器件為載體,從模擬數(shù)值、散熱分析、物理建模以及器件優(yōu)化等方面進行研究。論文主要完成的研究工作有:1)基于對14nm FinFETs器件自熱效應(yīng)的Sentaurus TCAD模擬,論文明確了在納米級FinFETs器件中峰值溫度的位置以及主要的散熱路徑,分析并確定結(jié)構(gòu)參數(shù)、熱導(dǎo)率、環(huán)境溫度、源漏擴展區(qū)長度、摻雜等對器件自熱效應(yīng)特性以及器件開態(tài)電流的影響�？偨Y(jié)模擬結(jié)果并發(fā)現(xiàn):溝道長度和寬度越小,邊界散射增強,自熱效應(yīng)越明顯,導(dǎo)致器件開態(tài)電流退化愈加嚴重;增加器件中氧化層的厚度,器件溫度將升高;增加源漏擴展區(qū)的長度,熱阻變大,自熱效應(yīng)越顯著;提高側(cè)墻的熱導(dǎo)率可以降低器件峰值溫度,對于SOI FinFETs的影響更為顯著,而氧化層的熱導(dǎo)率對自熱的影響不大;環(huán)境溫度升高會加劇自熱效應(yīng)和器件特性的退化。2)建立源漏、源漏擴展區(qū)、柵區(qū)的二維熱擴散方程,設(shè)置相應(yīng)的邊界條件,并對其進行求解,獲得穩(wěn)態(tài)溫度下單鰭體硅FinFET器件中有源區(qū)的溫度分布和峰值溫度的變化規(guī)律,并對器件熱傳輸?shù)奈锢頇C制進行深入探討,對穩(wěn)態(tài)溫度模型進行驗證可得,最大溫度誤差為4.35K,均方根溫度誤差為3.05K;此外,考慮開態(tài)時多鰭結(jié)構(gòu)溝道間的熱耦合,以及金屬接觸孔的影響,在穩(wěn)態(tài)熱模型的基礎(chǔ)上建立了器件結(jié)構(gòu)參數(shù)和熱導(dǎo)率依賴的自熱效應(yīng)等效熱阻模型。校準驗證后的模型能夠準確地預(yù)測14nm技術(shù)節(jié)點不同鰭高、鰭數(shù)量、鰭間距下自熱效應(yīng)的變化規(guī)律,模型的最大數(shù)值誤差為4.62%,預(yù)測趨勢誤差均在5%以內(nèi)。該研究成果可為器件熱優(yōu)化設(shè)計提供一定的參考。3)提出了擴大源漏極接觸面積可有效緩解自熱效應(yīng)并且抑制器件特性的退化。針對多鰭結(jié)構(gòu)的器件,提出采用具有較小邊界熱阻的柵介質(zhì)材料加速熱量往柵極的耗散,從而降低器件熱阻�？偠灾�,本文對FinFET器件自熱效應(yīng)的數(shù)值分析、器件結(jié)構(gòu)依賴溫度模型的建立、以及面向自熱效應(yīng)優(yōu)化手段的提出可為FinFET電路優(yōu)化設(shè)計提供重要參考。
【圖文】：

器件溝道長度隨時間按等比例縮小的變化趨勢

如圖1.2 所示，，不同體系結(jié)構(gòu)從體硅到最新的圍柵結(jié)構(gòu)，其中經(jīng)歷了 SOI 技術(shù)、雙柵極結(jié)構(gòu)、FinFET 器件、三柵器件、Pi 柵結(jié)構(gòu)、Ω 型柵極結(jié)構(gòu)和圍柵結(jié)構(gòu)器件[9]。在本文的工作中，主要討論 FinFET 器件，這也是如今最為常見的 3D 結(jié)構(gòu)形式。圖 1.2 從平面 MOS 到圍柵結(jié)構(gòu)的不同器件變化
【學(xué)位授予單位】：華東師范大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2019
【分類號】：TN386

【相似文獻】

相關(guān)期刊論文 前10條

1 鄒志超;李超波;羅軍;夏洋;;等離子體浸沒離子注入技術(shù)在FinFET摻雜中的應(yīng)用[J];半導(dǎo)體技術(shù);2014年08期

2 張大偉,田立林,余志平;FinFET器件的集約閾電壓模型(英文)[J];半導(dǎo)體學(xué)報;2005年04期

3 王洪濤;王茺;李亮;胡偉達;周慶;楊宇;;深亞微米三柵FinFET短溝道效應(yīng)和拐角效應(yīng)計算機模擬分析[J];功能材料;2009年05期

4 李越;黃安平;鄭曉虎;王玫;肖志松;;金屬柵/高k基FinFET研究進展[J];微納電子技術(shù);2012年12期

5 ;Cadence與海思在FinFET設(shè)計領(lǐng)域擴大合作[J];中國集成電路;2015年Z1期

6 桑勝男;張立軍;鄭堅斌;彭增發(fā);;一種適用于FinFET單存儲單元的高效的動態(tài)故障測試算法[J];微電子學(xué)與計算機;2019年04期

7 殷華湘,徐秋霞;體硅襯底上的CMOS Fin FET(英文)[J];半導(dǎo)體學(xué)報;2003年04期

8 李國榮;張潔;趙馗;耿振華;曹思盛;劉志強;劉身健;張興;;FinFET刻蝕中刻蝕選擇比及離子損傷的控制與優(yōu)化[J];半導(dǎo)體技術(shù);2019年09期

9 賈蘭;;MOSIS基于新思科技IC Validator進行大型FinFET片上系統(tǒng)驗證[J];計算機與網(wǎng)絡(luò);2019年15期

10 ;新思科技攜手IBM,通過DTCO創(chuàng)新加速后FinFET工藝開發(fā)[J];電子制作;2018年19期

相關(guān)會議論文 前1條

1 康志輝;唐e

本文編號：2651188