發(fā)布時間：2020-05-05 10:55

【摘要】：在科學技術爆炸式變革的當代,集成電路已經滲透到人們工作生活的方方面面。集成電路芯片的需求量與日俱增,提升整個芯片的集成度以及性能成為業(yè)界的主攻方向。隨著制程工藝的日加成熟,MOSFET器件的特征尺寸按比例大幅度縮小,短溝道效應的加劇使得熱載流子效應愈發(fā)突顯,電路系統(tǒng)的可靠性產生瓶頸。隨著技術節(jié)點的推進,MOSFET器件由熱載流子效應產生退化的機理變得復雜,傳統(tǒng)的退化機理模型對實際可靠性工程評估帶來挑戰(zhàn)。本文首先介紹了MOSFET器件中熱載流子效應的產生機理以及業(yè)界的測試評估方法。對影響熱載流子效應的要素進行了實驗歸納分析,包括器件尺寸、電性參數(shù)、測試溫度以及應力模式,最后實驗驗證了工藝制程中改善抑制熱載流子效應的方法。本文研究表明,MOSFET器件溝道制造長度與最終器件失效時間存關聯(lián),數(shù)據(jù)處理以1/Length作為橫坐標,同時縱坐標將器件失效時間取對數(shù)進行排布,兩者呈線性關系。MOSFET器件的電性參數(shù)初始值影響最終熱載流子效應退化嚴重度,飽和電流初始值越大,退化越嚴重。nMOSFET器件溝道制造長度為0.08μm時,接近測試溫度以及測試應力模式的選取臨界點。當nMOSFET器件溝道制造長度大于0.08μm時選取室溫25℃最大襯底電流應力模式,反之則選取高溫125℃環(huán)境下V_g=V_d應力模式。柵氧化層工藝改善、輕摻雜漏注入工藝改善以及熱退火工藝改善在55nm工藝技術中對抑制熱載流子效應均有明顯作用。后續(xù)探討了55nm工藝技術熱載流子效應評估過程中遇到的非線性退化現(xiàn)象,設計進行實驗研究,提出了退化機理以及合理的測試評估方法。傳統(tǒng)的熱載流子效應退化模型認為在保持同一種應力模式且應力大小保持不變時,MOSFET器件退化的整個過程退化機理不變,即MOSFET器件電性參數(shù)退化值與應力累積時間的關系使用冪次定律擬合呈線性關系。根據(jù)實際測試的數(shù)據(jù),基于55nm工藝技術的MOSFET器件的退化機理已不再由一種機理主導并呈現(xiàn)非線性退化。其中,對nMOSFET器件而言,退化初期主要受氧化層陷落電子影響,隨后受主型界面態(tài)陷阱成為器件飽和電流退化的主導因素;對pMOSFET器件而言,同樣氧化層中的陷落電子在退化初期起主要作用,隨后逐步轉為由施主型界面態(tài)陷阱主導,當pMOSFET器件氧化層變薄至一定厚度時,未觀察到非線性退化現(xiàn)象。實際測試方法的設置應根據(jù)器件電性參數(shù)退化程度而定,由于整個退化過程中不同應力時間段內擬合斜率存明顯差異,通過擬合特定時間段斜率推導失效時間將得到錯誤結果。本研究的影響和意義在于根據(jù)55nm工藝技術熱載流子效應測試中得到的工程經驗,為后續(xù)其他技術節(jié)點的開發(fā)起到指導性參考作用。
【圖文】：

翻閱歷史，可靠性問題的提出最早入二戰(zhàn)的軍用設備在儲存搬運過后故障率超始了對可靠性的研究。，可靠性領域內制定了一系列標準，其中對載流子效應(Hot Carrier Effect，簡寫為 HCEas Temperature Instability，簡寫為 NBTI)、經ric Breakdown，簡寫為 TDDB)、電遷移(Elec技術節(jié)點進入 28nm 后，由于引入 HfO2作柵性(Positive Bias Temperature Instability，簡寫，從而增加納入評估項目[12]。項目，若按評估對象可分為如下三類：藝可靠性：測試項目為熱載流子效應以及負偏評估晶體管器件經過熱載流子效應以及負偏的變化值，研究兩種現(xiàn)象的退化機理[13,14]。 飽和電流退化圖。

圖1-2 所示曲線為測試結構施加應力時柵極漏電量測值隨應力時間變化曲線。圖 1-2 柵氧化層漏電增加Fig.1-2 Increasing gate oxide leakage(3) 金屬互連層工藝可靠性：測試項目為電遷移，測試主要評估通入固定電流密度的應力后金屬互連層電阻的變化值，研究金屬互連層的退化機理[18-20]。圖 1-3 所示各曲線為一組金屬互聯(lián)層結構其電阻隨應力時間變化的曲線。圖 1-3 一組電遷移引起金屬互連線阻值變化Fig.1-3A group of metal interconnect resistance change induced by electro migration可靠性測試根據(jù)載體形式主要有兩大類評估方法，分別是晶圓級可靠性測試(Wafer Level Reliability，簡寫為 WLR)以及封裝級可靠性測試(Package LevelReliability，簡寫為 PLR)。晶圓級可靠性測試直接通過探針卡扎取測試結構實現(xiàn)應力施加以及電性參數(shù)量測。封裝級可靠性測試是通過晶圓打磨劃片后將測試結構粘于底座之上，使用金屬線將測試結構端口引出后通過引腳實現(xiàn)應力施加以及電性參數(shù)量測，，且封裝級測
【學位授予單位】：上海交通大學
【學位級別】：碩士
【學位授予年份】：2018
【分類號】：TN386

【參考文獻】

相關碩士學位論文 前4條

1 劉洋;基于測試結構的CMOS工藝可靠性評價方法研究[D];電子科技大學;2016年

2 曹成;NMOS器件熱載流子效應研究[D];西安電子科技大學;2015年

3 陳慶;應變硅MOSFET熱載流子研究[D];西安電子科技大學;2011年

4 饒偉;深亞微米LDD MOSFET器件熱載流子效應研究[D];西安電子科技大學;2009年

本文編號：2650020