發(fā)布時間：2020-04-07 20:05

【摘要】：模擬數(shù)字轉(zhuǎn)換器(ADC)是整個信息化時代最重要的核心芯片之一,它可以將自然界中廣泛存在的模擬信號量,轉(zhuǎn)換為可以被電子電路系統(tǒng)識別的數(shù)字信號量,它是數(shù)字與模擬世界之間溝通的橋梁。隨著人們對高效高速通訊的追求,作為通訊系統(tǒng)接口的ADC也應當具有更小的體積、更低的功耗和更高的性能。但由于半導體工藝進步以及進步帶來的各種限制,傳統(tǒng)的ADC架構已經(jīng)難以滿足現(xiàn)有的應用需求,于是人們提出了混合架構的ADC。現(xiàn)如今,各種混合架構大放異彩,相比傳統(tǒng)架構各有優(yōu)勢。本文使用了一種基于逐次逼近(SAR)和快閃(Flash)架構的ADC,該架構通過使用兩個電容式數(shù)模轉(zhuǎn)換器(DAC)陣列以及三個比較器,可以以較小的功耗和面積代價使得轉(zhuǎn)換速率提升近一倍。兩個電容陣列分別為SIG-DAC,負責采樣輸入信號以及生成殘差電壓,和REF-DAC,負責產(chǎn)生參考電壓。為了保證系統(tǒng)對多個比較器的失調(diào)以及DAC失配具有魯棒性,各級電容設計使用了非二進制權重,從而讓系統(tǒng)擁有冗余設計。本文提出對該種混合架構的兩個電容陣列使用單調(diào)切換技術,可以顯著降低系統(tǒng)功耗,使得ADC在功耗上具有一定優(yōu)勢。同時為了提高轉(zhuǎn)換速度,本文使用了異步時序控制邏輯。并對關鍵路徑上的數(shù)字邏輯,例如對移位寄存器和數(shù)據(jù)寄存器,進行了優(yōu)化,提高了時間利用率并降低了功耗。本文設計的混合架構ADC使用了格羅方德130nm SOI工藝流片,芯片核心面積為245μm× 300μm。仿真結(jié)果表明,在1.2V電源電壓,100MHz采樣率下,信噪失真比峰值可達50.82dB,無雜散動態(tài)范圍峰值為53.32dB。芯片核心功耗為0.732mW,FoM為25.7fJ/conv.-s。
【圖文】：

邋ＬＰＦ邋邐邋：Ｊ＾Ａ？ｓｊ逡逑圖１．１邋ＡＤＣ在一個射頻收發(fā)系統(tǒng)中的應用逡逑ｉｆ：閃為模數(shù)裝換器如此要，人們對其期k 也越來越高，希Ｍ校數(shù)轉(zhuǎn)換器的逡逑分辨率越來越高、速度越來越快、功耗越來越低。雖然希望如此，但是對Ｔ？芯片逡逑設計制造來說，三者是拮抗的，，無法三全其美，很難同時滿足，于是便需要根據(jù)逡逑具體的使用需求來進行權衡和折衷。逡逑對于當前的物聯(lián)網(wǎng)設備來說，由于體積以及電池能量密度的限制，續(xù)航待機逡逑ｉｉ、Ｊ？間是一個非常重要的性能指標，？個對電池友好型的硬件系統(tǒng)，才是一個合逡逑適的系統(tǒng)。也即在現(xiàn)如今物聯(lián)網(wǎng)應用中，低功耗的權重是要大于速度和精度的。逡逑確定了以低功耗為主要設計Ｕ標之后，考慮到－些典型的通訊協(xié)議和相對）、；／：的逡逑尜帶頻率和采樣率如表ｉ．ｉ所示。那么由這樣的需求可以推斷出

端加入數(shù)字處理，或者說數(shù)字校準屯路，以進行數(shù)字校止。并也會通常在前級逡逑加上抗混巹濾波器，保證盡量減少采樣時帶外信號對輸入佶號的干擾，具休工作逡逑過程如圖２．１所示［２６］。在經(jīng)過Ｍ化以及數(shù)字后處理之耵，系統(tǒng)將會輸出轉(zhuǎn)換得逡逑到的離散數(shù)字信號，供后續(xù)的數(shù)卞？電路使用。逡逑ｉ邋叫邋｜邋丨邋邐邋邐逡逑反混普濾波邐采樣邐１化邐灘字后處埋逡逑圖２．１邋Ａ邋ＤＣ工作流程：逡逑２．２模數(shù)轉(zhuǎn)換器的性能指標逡逑ＡＤＣ的典型性能指標有很多，諸如有效位、功耗、面積、非線性誤差等等。逡逑考慮到在集成電路設訃往往中無法做到Q嬍痹謁鵔囍副晟獻齙階鈑�，只能栽嶗辶x戲蕉副曛薪腥ê夂駝壑�，那么了解这Tp指標的意義就顯得尤為？要，下面將逡逑詳細介紹各個性能指標的定義。逡逑ＡＤＣ的性能指標主耍分為靜態(tài)指標以及動態(tài)指標，同時靜態(tài)和動態(tài)這兩大逡逑性能指標又包括很多子指標。其中前者的子指標有偏移誤差、增益誤差、微分逡逑非線性誤差（ＤＮＬ）和積分非線性誤差（ＩＮＬ）等，而后者的子指標包括信噪比逡逑７逡逑
【學位授予單位】：中國科學技術大學
【學位級別】：碩士
【學位授予年份】：2019
【分類號】：TN792

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