【摘要】：高速串并轉(zhuǎn)換接口SerDes(SERializer/DESerializer)是一種是采用時(shí)分多路復(fù)用(TDM)、點(diǎn)對點(diǎn)的通信技術(shù),它可在發(fā)送端把多路低速并行信號轉(zhuǎn)換成高速串行信號,經(jīng)過傳輸媒介(光纜或銅線)傳遞,最后在接收端再將高速串行信號重新轉(zhuǎn)換成低速并行信號。單粒子翻轉(zhuǎn)效應(yīng)和單粒子瞬態(tài)效應(yīng)往往會導(dǎo)致太空中工作的SerDes電路發(fā)出的串行數(shù)據(jù)出現(xiàn)連續(xù)多位數(shù)據(jù)誤碼,大大增加高速數(shù)據(jù)傳輸系統(tǒng)的誤碼率,降低數(shù)據(jù)傳輸能力。因此,開展抗輻照SerDes電路設(shè)計(jì)的研究十分有意義。本文以抗輻照四通道SerDes IP為基礎(chǔ),對其物理編碼子層設(shè)計(jì)進(jìn)行了研究,為其增加了8b/10b編解碼功能、四通道對齊功能和抗輻照編解碼功能,進(jìn)一步提升了SerDes的功能和抗輻照能力,最終可得到一個(gè)抗輻照四通道高速串并接口SerDes。本文依據(jù)8b/10b編解碼的基本原理,設(shè)計(jì)并實(shí)現(xiàn)了可支持最高16位并行數(shù)據(jù)的8b/10b編解碼電路。首先分別設(shè)計(jì)了編碼電路和解碼電路的電路結(jié)構(gòu),確定了其工作機(jī)制,分析了子模塊之間重要信號的交互,再分別對具體的編解碼子模塊進(jìn)行電路設(shè)計(jì),最終實(shí)現(xiàn)了數(shù)據(jù)位寬可支持16位和8位兩種工作模式的8b/10b編解碼電路。本文依據(jù)四通道對齊電路的原理,實(shí)現(xiàn)了四通道對齊電路。首先設(shè)計(jì)了通道對齊電路的電路結(jié)構(gòu),確定了其不同的工作模式以及工作機(jī)制,再對重點(diǎn)模塊FIFO以及狀態(tài)機(jī)進(jìn)行了分析和設(shè)計(jì)。最終實(shí)現(xiàn)了數(shù)據(jù)位寬可支持16位和8位兩種工作模式、對齊通道數(shù)目可支持1X、2X、4X三種工作模式的四通道對齊電路。本文針對高速串行接口在單粒子效應(yīng)影響下會發(fā)生連續(xù)多位數(shù)據(jù)出錯(cuò)的問題,提出了一種新型抗輻照編解碼方案。介紹了抗輻照編解碼方案的原理、詳細(xì)講述了數(shù)據(jù)收發(fā)流程以及工作流程。在編解碼方案的電路實(shí)現(xiàn)中,分別講述了其電路結(jié)構(gòu)設(shè)計(jì)和工作機(jī)制,并對其重點(diǎn)子模塊同步FIFO、異步FIFO以及解碼電路中的邊界對齊模塊進(jìn)行了詳細(xì)介紹。另外,對該方案的優(yōu)缺點(diǎn)也進(jìn)行了分析和討論。對比了該編解碼方案與三模冗余電路的優(yōu)缺點(diǎn),同時(shí)討論了該編解碼方案對直流均衡的影響。最終實(shí)現(xiàn)了一種可消除連續(xù)20位錯(cuò)的SerDes抗輻照編解碼電路。本文還設(shè)計(jì)了抗輻照四通道SerDes芯片頂層,將本文設(shè)計(jì)的三種功能結(jié)合已有的SerDes IP構(gòu)造出完整芯片,并對其整體功能進(jìn)行了驗(yàn)證。最終實(shí)現(xiàn)了一個(gè)具有8b/10b編解碼、四通道對齊、抗輻照編解碼功能的抗輻照SerDes。本論文均采用Verilog HDL語言實(shí)現(xiàn)各個(gè)模塊的RTL級電路功能設(shè)計(jì);利用NC-Verilog工具搭建仿真平臺,完成了對全芯片功能的驗(yàn)證。
【圖文】：

的數(shù)據(jù)碼 D 碼。data_valid 輸出 1解碼完成后數(shù)據(jù)有效的標(biāo)識信號，為 H 時(shí)表示輸出數(shù)據(jù)有效；為 L 時(shí)表示該數(shù)據(jù)為無效數(shù)據(jù)。data_disp_err 輸出 1解碼時(shí)輸入數(shù)據(jù)極性錯(cuò)誤的標(biāo)識信號，為 H 時(shí)表示輸出數(shù)據(jù)極性錯(cuò)誤；為 L 時(shí)表示極性正確。next_disp_out 輸出 1 本模塊已經(jīng)完成解碼的上一個(gè)數(shù)據(jù)的極性信息。now_disp_out 輸出 1 本模塊正在進(jìn)行解碼的數(shù)據(jù)的極性信息。2.4 仿真驗(yàn)證按照上文提到的編解碼結(jié)構(gòu)，用 verilog 進(jìn)行電路設(shè)計(jì)，完成之后需要編寫測試模塊，對電路進(jìn)行仿真，驗(yàn)證電路功能正確，能夠進(jìn)行正確編解碼。這里我們采用的工具是 NC-verilog，驗(yàn)證結(jié)果完全符合設(shè)計(jì)需求，以下是主要驗(yàn)證的幾個(gè)功能及仿真結(jié)果，其余細(xì)節(jié)不再一一闡述。（1）數(shù)據(jù)寬度為 16 位的工作模式下，編碼模塊編碼功能的測試。

西安電子科技大學(xué)碩士學(xué)位論文值為1表示電路處于正常工作狀態(tài)，TKLSB和TKMSB是輸入數(shù)據(jù)的K碼標(biāo)識信號，接下來是輸入信號，為了方便觀察，將 16 個(gè) TXD_X 信號拼接為 16 位的數(shù)據(jù)，tx_data是編碼結(jié)果，即 20 位輸出數(shù)據(jù)。對比圖中的輸入輸出數(shù)據(jù)，結(jié)合查表，可以知道編碼結(jié)果正確。另外，由于輸入與輸出存在一個(gè)時(shí)鐘周期的延時(shí)，故對比數(shù)據(jù)時(shí)需要格外注意。同時(shí)，觀察輸出數(shù)據(jù)的極性，，會發(fā)現(xiàn)完全符合編碼規(guī)則，即編碼結(jié)果（包括4bit 結(jié)果、6bit 結(jié)果以及它們組合的 10bit 結(jié)果）為非零極性時(shí)，其極性必須依次翻轉(zhuǎn)。（2） 數(shù)據(jù)寬度為 8 位的工作模式下，編碼模塊編碼功能的測試。
【學(xué)位授予單位】：西安電子科技大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2019
【分類號】：TN402;TN919.1

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本文編號：2617006