基于時分復(fù)用的級聯(lián)弱反射全同光纖光柵解調(diào)系統(tǒng)研究
【圖文】:
圖 3-17AD 采樣時序設(shè)計相對于 UART 串口發(fā)送速率,AD9220 的采樣速率比較快,所以需要將采樣數(shù)據(jù)在 FPGA 的內(nèi)部 FIFO 中進(jìn)行緩沖,再通過串口將數(shù)據(jù)發(fā)送到 PC 端。根據(jù)上述思路,使用 Verilog HDL 語言,在 Quartus II 中進(jìn)行程序設(shè)計,,并通過編寫 Testbench文件來模擬實(shí)際的采樣情景,使用 ModelSim-Altera 13.1d 進(jìn)行仿真,產(chǎn)生的 AD_CLK與 SOA_TTL 的對應(yīng)關(guān)系如圖 3-18 所示;在采樣時序控制下,將采集到的數(shù)據(jù)寫入使用 FPGA 內(nèi)存空間例化的 fifo 中,如圖 3-19 所示;然后再將 FIFO 中的數(shù)據(jù)通過UART 串口將發(fā)送到 PC 端,如圖 3-20 所示。圖 3-18AD_CLK 仿真時序
圖 3-20 將存儲空間的數(shù)據(jù)通過串口發(fā)送3.5 上位機(jī)界面設(shè)計AD 芯片采集到的數(shù)據(jù)在 FPGA 內(nèi)部例化的 FIFO 存儲空間內(nèi)進(jìn)行緩沖之后,再通過 UART 串口發(fā)送到 PC 端,為了能夠較為直觀地對 AD 采集到的數(shù)據(jù)進(jìn)行觀察,所設(shè)計的上位機(jī)界面如圖 3-21 所示。此設(shè)計選用 C++為開發(fā)語言,軟件設(shè)計環(huán)境為 VS2010,通過使用 MFCActiveX控件,可以對所需功能控件進(jìn)行直接調(diào)用。界面主要分為三部分:頂部可以對串口和波特率進(jìn)行選擇,并可以對接收到的每幀 AD 采樣數(shù)據(jù)進(jìn)行十六進(jìn)制顯示;中間為曲線顯示區(qū)域,通過程序設(shè)置,對接收到的十六進(jìn)制數(shù)據(jù)根據(jù) AD 芯片的電壓計算公式進(jìn)行自動計算,以曲線的形式顯示出來,便于直觀監(jiān)測;底部為功能控制區(qū),可以控制接收操作的開始、結(jié)束,并可以下一次重新接受之前清空界面數(shù)據(jù)。
【學(xué)位授予單位】:燕山大學(xué)
【學(xué)位級別】:碩士
【學(xué)位授予年份】:2019
【分類號】:TN253;TN722
【相似文獻(xiàn)】
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本文編號:2615213
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