【摘要】：現(xiàn)代片上系統(tǒng)功能多,模塊多,結(jié)構(gòu)復(fù)雜,往往需要多個時鐘源。實現(xiàn)時鐘源最普遍的方式是基于鎖相環(huán)的頻率綜合器。鎖相環(huán)產(chǎn)生的周期信號,為cpu、I/O接口等模塊提供時鐘。時鐘信號的時鐘抖動(jitter)與數(shù)字系統(tǒng)中預(yù)留的建立時間直接相關(guān),影響到數(shù)字系統(tǒng)所能達(dá)到的工作頻率。片上系統(tǒng)除了要求鎖相環(huán)具有高性能、低功耗,還要求復(fù)雜環(huán)境下的穩(wěn)定性。想要滿足各種應(yīng)用對鎖相環(huán)的苛刻要求,設(shè)計出高性能的振蕩器尤為重要。L-C振蕩器因其優(yōu)異的噪聲性能被廣泛應(yīng)用于產(chǎn)生收發(fā)機的本振信號;環(huán)型振蕩器雖然無法在噪聲性能上與L-C振蕩器相比擬,但其占用面積小,調(diào)諧范圍大的優(yōu)點有助于芯片成本的降低,對片上系統(tǒng)等應(yīng)用至關(guān)重要。為了增加振蕩器的調(diào)諧范圍,多數(shù)環(huán)型振蕩器都通過限制流過晶體管的電流來控制充放電速度。但是在極端情況下,振蕩器的直流工作點會嚴(yán)重偏移最佳工作點,造成電流效率的下降,使得振蕩器的品質(zhì)因數(shù)下降。在寬帶應(yīng)用中,振蕩器的增益很大,工藝溫度變化引起的增益變化也會影響環(huán)路的穩(wěn)定,控制電壓上耦合的噪聲也會給系統(tǒng)帶來額外的噪聲,并且放大參考雜散的幅度。本文對環(huán)型振蕩器的相位噪聲和頻率調(diào)諧等問題做出了分析,設(shè)計了一種線性分段調(diào)諧的電路結(jié)構(gòu),并以CML差分振蕩器為例在180nm CMOS工藝上進(jìn)行了流片。該振蕩器以2.9mW的功耗在1.4 GHz頻率達(dá)到了-93.5 dBC/Hz的相位噪聲,品質(zhì)因數(shù)為 151.8 dBc/Hz。環(huán)型振蕩器除了噪聲性能不佳外,還易受工藝、溫度和電壓的影響。在片上系統(tǒng)中,數(shù)字電路的高速開關(guān)行為產(chǎn)生的電流脈沖會通過襯底耦合到整個芯片,形成電源噪聲,惡化振蕩器的性能。電源噪聲已經(jīng)成為制約環(huán)型振蕩器性能的主要因素。為了抑制電源噪聲,通常會在鎖相環(huán)中加入線性穩(wěn)壓器,這將引入了額外的功耗和穩(wěn)定性問題。本文設(shè)計了一種基于開環(huán)補償?shù)沫h(huán)型振蕩器電源電壓噪聲抑制技術(shù),通過控制延遲單元的尾電流源來降低振蕩器的電源電壓敏感度,從而減輕電源噪聲對振蕩器性能的影響。該電路于180 nm CMOS工藝進(jìn)行了流片,測試結(jié)果驗證了該設(shè)計的有效性。片上系統(tǒng)往往需要多個時鐘,不同的模塊對時鐘源的要求不盡相同,針對每個模塊設(shè)計不同的時鐘源會增加整個系統(tǒng)的研發(fā)成本。為了降低片上系統(tǒng)的研發(fā)成本,一般會根據(jù)所使用的工藝制程設(shè)計通用的時鐘產(chǎn)生電路IP。本文基于40 nm cmos工藝設(shè)計了一種低成本頻率綜合器電路。該頻率綜合器采用了多振蕩器多頻帶的結(jié)構(gòu)來實現(xiàn)100 MHz到3.2 GHz的頻率范圍,并通過AFC系統(tǒng)根據(jù)分頻比對頻帶進(jìn)行選擇;采用了電容倍乘結(jié)構(gòu)來節(jié)約芯片面積并設(shè)計了動態(tài)匹配電荷泵來降低功耗和噪聲。詳細(xì)的后端仿真結(jié)果表明該頻率綜合器以5.05mW的功耗在3.2 GHz達(dá)到了 5.1ps的時鐘抖動性能,占用面積0.045mm2。以較低的功耗和面積實現(xiàn)了較好的性能。
【圖文】：

，小晶體管的尺寸變得越來越難，摩爾定律在近５年己經(jīng)逐漸失效。２０１５年，Ｎａｔｕｒｅ逡逑雜志以封面文章的形式報道了后摩爾定律時代半導(dǎo)體行業(yè)的現(xiàn)狀和方向［３］。文逡逑章指出，雖然晶體管集成度再也無法指數(shù)搬地提高，但是從消費者和用戶的角度逡逑來看，芯片的成本是可以繼續(xù)降低的，所以摩爾定律將以降低芯片成本的方式繼逡逑續(xù)存在。在現(xiàn)有的工藝基礎(chǔ)上針對不同的應(yīng)用深度優(yōu)化電路和系統(tǒng)結(jié)構(gòu)，提升芯逡逑片性能并降低制造成本逐漸成為學(xué)術(shù)界和工業(yè)界的主要方向。與ＩＩＩ－Ｖ族器件和逡逑ＳｉＧｅ等工藝相比，具有高集成度和低廉成本的ＣＭＯＳ工藝仍然是最主流的制造逡逑工藝。逡逑頻率綜合器是集成電路中最重要的模塊之一，它能為無線／有線收發(fā)機提供逡逑本振信號，為片上系統(tǒng)和Ｉ／Ｏ接口等提供時鐘。實現(xiàn)頻率綜合器最普遍的方式是逡逑基于鎖相環(huán)（ＰＬＬ，ｐｈａｓｅ邋ｌｏｃｋｅｄ邋ｌｏｏｐ）的電路結(jié)構(gòu)［４］。鎖相環(huán)頻率綜合器的性逡逑能往往能夠決定整個系統(tǒng)的性能。對于各種收發(fā)機系統(tǒng)，頻率綜合器輸出本振信逡逑號的質(zhì)量直接決定著它們的噪聲系數(shù)，，調(diào)制匹配性等參數(shù)；對于各種片上系統(tǒng)，逡逑頻率綜合器輸出信號的時鐘抖動性能影響著數(shù)字系統(tǒng)的建立時間，決定了數(shù)字逡逑

數(shù)、全數(shù)字鎖相環(huán)等分類。本章將詳細(xì)介紹鎖相環(huán)的原理和設(shè)計方法。逡逑２．１鎖相環(huán)的基本概念逡逑鎖相環(huán)的基本結(jié)構(gòu)如圖２．１所示。鎖相環(huán)本質(zhì)上一個迫使振蕩器工作在參考逡逑信號倍頻的反饋回路，它通過負(fù)反饋將輸出信號的相位與輸入信號的相位鎖定。逡逑圖中的鎖相環(huán)由鑒相器（Ｐｈａｓｅ邋ｄｅｔｅｃｔｏｒ）、低通濾波器（Ｌｏｗ邋ｐａｓｓ邋ｆｉ丨ｔｅｒ）、壓控振逡逑蕩器（ＶＣＯ）和分頻器組成。鑒頻器作為環(huán)路中的積分模塊，用來比較輸入的參逡逑考時鐘信號和反饋信號的相位；低通濾波器決定著環(huán)路的穩(wěn)定時間和瞬態(tài)響應(yīng)逡逑特性；壓控振蕩器產(chǎn)生輸出信號并通過分頻器分頻到參考頻率，所以ＰＬＬ的輸逡逑出信號頻率（／ｖｃｏ）為參考時鐘頻率（／ｒｅ／）的分頻比（Ｎ）倍。需要注意的是，逡逑我們采用“鎖相環(huán)”而非“鎖頻環(huán)”來產(chǎn)生時鐘信號。由于反饋回路有限的環(huán)路逡逑增益，輸出信號與參考時鐘必然會有誤差。對于鎖頻環(huán)，誤差為頻率，鎖相環(huán)則逡逑為相位。相位是頻率的微分，所以鎖相環(huán)可以保證輸出信號和參考時鐘的倍頻沒逡逑有頻率誤差。鎖相環(huán)的輸入信號一般由晶體振蕩器提供。晶體振蕩器由于石英晶逡逑體的物理特性，可輸出最高至約１００ＭＨｚ的極其精準(zhǔn)的時鐘信號。但其輸出頻率逡逑較低而且難以調(diào)諧
【學(xué)位授予單位】：中國科學(xué)技術(shù)大學(xué)
【學(xué)位級別】：博士
【學(xué)位授予年份】：2018
【分類號】：TN74

【參考文獻(xiàn)】

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本文編號：2614255