發(fā)布時(shí)間：2020-04-01 19:56

【摘要】：隨著半導(dǎo)體技術(shù)的進(jìn)步,集成電路的集成度在不斷提高,整體規(guī)模不斷擴(kuò)大,芯片的功耗,尤其是因工藝尺寸不斷縮小而引起的漏功耗增大成為重點(diǎn)研究對(duì)象。以Intel P4處理器為例,人們關(guān)注速度、可靠性和成本,忽略了低功耗需求,最終導(dǎo)致產(chǎn)品散熱性差、信號(hào)丟失率高、封裝難度大等諸多問題。為了能延長(zhǎng)設(shè)備的壽命,提高集成電路的可靠性,對(duì)集成電路中的功耗的分析研究顯得格外重要,并具有很大實(shí)用價(jià)值。大量實(shí)驗(yàn)結(jié)果表明,伴隨著工藝尺寸的縮小,漏功耗已經(jīng)成為功耗中不可忽視的部分,并引起了如封裝、電源供電、信號(hào)完整性、散熱等一系列問題。功耗增大及其產(chǎn)生的相關(guān)問題已成為大規(guī)模集成電路和片上系統(tǒng)亟待解決的問題。MOS電流模邏輯(MCML)電路,由于其較低的信號(hào)擺幅,以及與靜態(tài)CMOS邏輯電路相比具有更高的工作速度和較低的功耗,從而引起了廣泛的研究。數(shù)字電路可用傳統(tǒng)布爾邏輯Traditional Boolean(TB)來實(shí)現(xiàn),也可以用“或/同或”、“與/異或”等運(yùn)算集為基礎(chǔ)的Reed-Muller(RM)來實(shí)現(xiàn)。經(jīng)研究,RM邏輯預(yù)測(cè)性、成本、面積、速度、功耗等方面,都比目前的TB邏輯更先進(jìn)可靠,尤其是可測(cè)試性。RM邏輯優(yōu)化了邏輯函數(shù),減少了邏輯門的數(shù)目,縮短了相關(guān)器件的路徑長(zhǎng)度,大大提升了芯片的工作速度,減小了電路的總功耗。在RM邏輯和TB邏輯的研究中,RM邏輯受到研究人員的關(guān)注程度明顯高于TB邏輯,并取得豐碩成果。目前絕大多數(shù)集成電路的設(shè)計(jì)都是基于邏輯單元庫(kù)來實(shí)現(xiàn)的,但目前主流的EDA工具所搭載的邏輯單元庫(kù)都是基于TB邏輯綜合出來建立并優(yōu)化的,其中很少包含基于Reed-Muller邏輯的標(biāo)準(zhǔn)單元庫(kù),而TB/RM邏輯的單元庫(kù)幾乎沒有。因此,將TB邏輯和RM邏輯兩種邏輯函數(shù)相結(jié)合,并建立基于兩種邏輯的復(fù)合邏輯單元庫(kù),將該單元庫(kù)應(yīng)用到實(shí)際標(biāo)準(zhǔn)單元庫(kù)設(shè)計(jì)中,以此來降低漏功耗,是一項(xiàng)意義非凡且具有廣闊市場(chǎng)前景的研究工作。本文通過借鑒TB邏輯標(biāo)準(zhǔn)單元庫(kù)的設(shè)計(jì)方式,來完成兩種邏輯的映射,最終對(duì)比分析三種邏輯方式的電路功耗大小,來鑒定雙邏輯映射的優(yōu)勢(shì)。本文結(jié)合當(dāng)今世界前沿研究,通過使用主流EDA工具,對(duì)相關(guān)TB邏輯和RM邏輯電路進(jìn)行仿真,比較其功耗,明確其對(duì)應(yīng)的函數(shù)表達(dá)式,找出如何將兩者進(jìn)行復(fù)合成新的邏輯單元的方法。然后將基于不同結(jié)構(gòu)的TB/RM邏輯函數(shù)進(jìn)行分析綜合,設(shè)計(jì)出一種低功耗電路結(jié)構(gòu)的雙邏輯函數(shù),提取數(shù)據(jù)并對(duì)單元進(jìn)行特征化處理,完成布局布線,最終設(shè)計(jì)出雙邏輯映射標(biāo)準(zhǔn)單元庫(kù)。本文需要闡述的相關(guān)內(nèi)容如下:1、闡述了電流模電路在集成電路應(yīng)用中的價(jià)值,對(duì)比了混合邏輯電路和TB邏輯電路在性能、功耗等方面的優(yōu)勢(shì),強(qiáng)調(diào)了混合雙邏輯電路的應(yīng)用前景。2、主要介紹了兩種主要的電流模電路,即單軌電流模電路和雙軌電流模電路。重點(diǎn)闡述兩者之間的特性以及優(yōu)缺點(diǎn),并介紹了單軌電流模電路設(shè)計(jì)的基本流程和設(shè)計(jì)過程中相關(guān)重要指標(biāo)參數(shù)。3、主要介紹了從TB邏輯和RM邏輯引申到電流模TB電路和電流模RM電路的結(jié)構(gòu)和性能,以及在設(shè)計(jì)時(shí)如何進(jìn)行Hspice仿真,根據(jù)在不同約束條件下反復(fù)試驗(yàn)的結(jié)果來驗(yàn)證雙邏輯電路在功耗方面的優(yōu)化程度。4、主要介紹了常見的標(biāo)準(zhǔn)單元包,并分析了其性能特點(diǎn),從而引申到一個(gè)電流模電路單元包版圖庫(kù)、物理庫(kù)、時(shí)序庫(kù)等相關(guān)基本流程的介紹。為了對(duì)本文設(shè)計(jì)的基于電流模的雙邏輯電路映射方法進(jìn)行驗(yàn)證,本文最后闡述了如何在原有的邏輯映射技術(shù)基礎(chǔ)之上,分析“綜合-提取-再綜合”方法對(duì)結(jié)果產(chǎn)生的影響,提出了在特定約束命令的條件下TB/RM雙邏輯映射的方法,以及如何有效地對(duì)兩種邏輯進(jìn)行復(fù)合,最后驗(yàn)證了該雙邏輯電路映射效果能夠達(dá)到預(yù)期的效果。
【圖文】：

寧波大學(xué)碩士學(xué)位論文- 11 -圖2.3 單軌電流�；窘M合邏輯電路圖Fig. 2.3 The Monolithic current mode basic combination logic circuit diagram2.3 電流模邏輯電路設(shè)計(jì)約束設(shè)定及整體優(yōu)化前面對(duì)兩種主要類型的電流模電路結(jié)構(gòu)和性能進(jìn)行了大致介紹，說明了 2 種邏輯電路各自特點(diǎn)，為此，下文我們將要作重點(diǎn)介紹關(guān)于如何對(duì)電流模電路做性能的優(yōu)化處理，滿足低功耗的需求。為了達(dá)到性能優(yōu)化，需要對(duì)以下幾個(gè)方面進(jìn)行優(yōu)化: 單元面積、增益、對(duì)fnV 和fpV 電壓控制及功耗、延時(shí)等。由于電流模邏輯單元的版圖是以不規(guī)則形態(tài)存在的，故要想對(duì)其精確估計(jì)是非常困難的，只有通過在前期制作示意圖階段就對(duì)其晶體管的長(zhǎng)寬進(jìn)行約束，對(duì)其尺寸做最大限度的優(yōu)化，，得到盡可能小的尺寸單元。在滿足上述要求的同時(shí)也要考慮電路大驅(qū)動(dòng)的需求，這使得在布線面積和尺寸比例都要考慮到，故對(duì)單元面積準(zhǔn)確評(píng)估至關(guān)重要。電流模電路的增益通常比一般的 CMOS 電路要小

基于電流模技術(shù)的雙邏輯映射方法研究- 26 -圖4.4 設(shè)計(jì)流程Fig. 4.4 The design flow4.2 時(shí)序庫(kù)時(shí)序庫(kù)也稱綜合庫(kù)，主要作用是描述其中每個(gè)單元時(shí)序信息庫(kù)文件，規(guī)定了各個(gè)單元在不同輸入條件下各個(gè)輸入端口至輸出端口信號(hào)的延時(shí)情況，通過模擬不同工藝的工作狀態(tài)下，電路所得到的相對(duì)應(yīng)的時(shí)序數(shù)據(jù)，最后通過把這些數(shù)據(jù)轉(zhuǎn)換成 DC 綜合工具可讀取識(shí)別的文件。它是相當(dāng)于一個(gè)信息查詢表的形式，它的所描述的為庫(kù)屬性、環(huán)境屬性、標(biāo)準(zhǔn)單元屬性，其中具體包含標(biāo)準(zhǔn)單元中面積、功耗、時(shí)序等等相關(guān)信息來作為 DC 綜合工具的庫(kù)文件，通過 Liberty NCX 把已經(jīng)做好的版圖信息作為特征化的條件，特征化后輸出的文件是以*.db 為后綴的
【學(xué)位授予單位】：寧波大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2018
【分類號(hào)】：TN405

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本文編號(hào)：2610886