【摘要】：在集成電路領域,隨著工藝特征尺寸的不斷縮小,芯片可靠性問題已經(jīng)成為制約集成電路發(fā)展的瓶頸之一。而在眾多失效原因中,由靜電放電(ESD)引起的失效占比最大。集成電路制造、測試、運輸和使用過程中都有可能產(chǎn)生靜電放電現(xiàn)象使得芯片損毀,因此對靜電放電產(chǎn)生原因和對應防護措施的研究是芯片設計環(huán)節(jié)中不可或缺的一環(huán)。在摩爾定律的驅(qū)動下,芯片變得越來越智能化、高速化和系統(tǒng)化,應用環(huán)境的多樣化給芯片可靠性要求提出了新挑戰(zhàn),片上ESD防護已經(jīng)成為集成電路設計領域的難點和重點之一。論文介紹了ESD等效測試模式和測試方法,對基礎ESD防護器件的機理進行簡要分析。針對柵接地NMOS(GGNMOS)的不均勻?qū)ㄌ匦?以柵串聯(lián)電阻、單根溝道寬度和叉指個數(shù)為變量,設計了多組GGNMOS器件進行對比;針對可控硅整流器(SCR)具有的高觸發(fā)電壓,抗閂鎖能力差等特點,將增加助觸發(fā)單元來降低觸發(fā)電壓的方法與外加電阻提高維持電流的方法結(jié)合實現(xiàn)了高維持電流的PMOS助觸發(fā)SCR結(jié)構(gòu),對助觸發(fā)結(jié)構(gòu)進行調(diào)整可滿足不同端口的防護要求;針對SCR無法耐負壓的缺點,設計了雙向SCR(DDSCR)結(jié)構(gòu),并通過改變擊穿面和增加寄生三極管基極寬度實現(xiàn)了低觸發(fā)電壓和高維持電壓的小回滯DDSCR結(jié)構(gòu),通過堆疊SCR方法使其滿足24V器件的ESD設計窗口要求�；谌A虹0.35μm BCD工藝進行了流片驗證,研究了相關(guān)防護器件的ESD特性。傳輸線脈沖(TLP)測試結(jié)果表明,柵串聯(lián)電阻能有效改變GGNMOS的觸發(fā)電壓,GGNMOS器件的單根溝道寬度的合理取值應該在20μm到50μm內(nèi),叉指數(shù)取值應該和單根溝道寬度互相權(quán)衡;低壓觸發(fā)SCR結(jié)構(gòu)的觸發(fā)電壓為12.22V但維持電壓僅2.92V,一組PMOS助觸發(fā)SCR結(jié)構(gòu)具有低觸發(fā)電壓(V_(t1)=11.21V)、高維持電流(I_h=0.69A)和放電能力強(I_(t2)=12.10A)等優(yōu)點且滿足5V器件的ESD設計窗口要求,三組PMOS串聯(lián)助觸發(fā)結(jié)構(gòu)滿足24V器件的ESD設計窗口要求,助觸發(fā)PMOS經(jīng)版圖參數(shù)調(diào)整后提高了整體結(jié)構(gòu)的失效電流,但失效電壓也有大幅度上升;改進型DDSCR結(jié)構(gòu)的觸發(fā)電壓為18.57V,失效電流大于15A,增大寄生三極管基區(qū)寬度使維持電壓從4.05V提升至17.60V,但魯棒性下降且觸發(fā)電壓增加,兩組回滯電壓僅為3.51V的小回滯DDSCR結(jié)構(gòu)堆疊后觸發(fā)電壓為33.54V,維持電壓高達27.02V,滿足24V器件的ESD設計窗口。
【圖文】：

NBLP-subPBL （a） （b）圖2.13 N+/P-well 二極管的（a）版圖和（b）剖面圖施加負向 ESD 脈沖，測得的 TLP 曲線如圖 2.14 所示。由于 作為陽極，P-well 作為陰極，施加 0.70V 的負向 ESD 脈沖時二生了 0.16mA 的電流；隨著電流急劇增加，箝位電壓也有所上毀，此時對應的失效電流 It2為 8.65A。給陽極施加正向 ESD如圖 2.15 所示，可以看出外加電壓達到 12.63V 時才有明顯well 結(jié)反向雪崩擊穿；另外二極管反偏情況下泄放 ESD 電流能為 0.92A，這是由于反偏情況下的導通電阻大于正偏情況下壓遠大于正向?qū)妷�，因此產(chǎn)生的熱量遠遠超過相同情況下，更容易產(chǎn)生局部熱效應�；谶@個特點，，二極管作為 ESD向?qū)顟B(tài)。

圖2.15 N+/P-well 二極管 Positive 模式下的 TLP 測試曲線況下 PN 結(jié)的導通電壓和反向擊穿電壓分別可以用式(2-7)和2A Don tiN NV V lnn=( )2max=2s A DBRA DN N EVqN N +電壓，常溫下等于 26mV；NA和 ND分別是受主和施主濃度； s是 Si 的介電常數(shù)；Emax是勢壘區(qū)臨界電場強度。從式(2-通電壓 Von由工藝材料所決定，例如硅材料和鍺材料二極管的.7V 和 0.3V 左右；擊穿電壓 VBR由 PN 結(jié)兩側(cè)摻雜濃度所決使得需要串聯(lián)數(shù)個二極管來滿足 ESD 設計窗口，這種方法通SD 防護。圖 2.16 展示了 n 個二極管串聯(lián)的寄生電容和電阻。
【學位授予單位】：西安電子科技大學
【學位級別】：碩士
【學位授予年份】：2019
【分類號】：TN405

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本文編號：2609038