本文關(guān)鍵詞：基于FPGA的集成電路老化測試系統(tǒng)設(shè)計，，由筆耕文化傳播整理發(fā)布。

【摘要】：針對微電子集成電路的可靠性電性能試驗(yàn),本文提出一種基于FPGA實(shí)現(xiàn)用于集成電路老化測試實(shí)驗(yàn)的設(shè)計解決方案。通過對集成電路可靠性保障實(shí)驗(yàn)流程的不斷實(shí)踐,總結(jié)老化及測試項目存在的問題與不足,針對這些問題,結(jié)合目前實(shí)驗(yàn)所用的設(shè)備,進(jìn)行需求分析,提出將測試?yán)匣O(shè)備集成化的解決方案。利用FPGA優(yōu)秀的實(shí)時控制能力和數(shù)據(jù)采集能力,以ALTERA公司生產(chǎn)的FPGA芯片cyclone系列4代EP4CE6F22C8N為基礎(chǔ),設(shè)計完成集成了老化和測試功能的實(shí)驗(yàn)板,以驗(yàn)證了解決方案的可行性。論文的主要研究工作如下:(1)集成電路可靠性保障實(shí)驗(yàn)流程中老化及測試項目的研究。調(diào)研實(shí)驗(yàn)所需環(huán)境、所用設(shè)備、操作步驟等。(2)總結(jié)當(dāng)前存在的不足,針對當(dāng)前存在的問題,提出基于FPGA的解決方案。(3)研究利用FPGA建立工程的設(shè)計流程和設(shè)計方法。(4)以FPGA芯片為控制核心,通過不斷試驗(yàn)探索,制作了集成電路老化測試電路板。在單塊電路板上,實(shí)現(xiàn)可控的加電壓功能、電壓測試功能、電流測試功能、測試通道切換功能、指令接收與數(shù)據(jù)發(fā)送功能。(5)運(yùn)用硬件描述語言Verilog HDL編寫代碼程序。利用Modelsim仿真軟件驗(yàn)證代碼的正確性。設(shè)計與硬件電路板相匹配的功能模塊,為擴(kuò)展到其他應(yīng)用領(lǐng)域提供基礎(chǔ)。
【關(guān)鍵詞】：現(xiàn)場可編輯門陣列 集成電路 老化實(shí)驗(yàn) 電性能測試
【學(xué)位授予單位】：遼寧科技大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2016
【分類號】：TN407
【目錄】：

• 摘要5-6
• ABSTRACT6-9
• 1. 緒論9-17
• 1.1 元器件可靠性9-13
• 1.1.1 元器件篩選老化試驗(yàn)9-10
• 1.1.2 元器件電參數(shù)測試10-11
• 1.1.3 當(dāng)前老化測試中存在的問題11
• 1.1.4 集成老化測試系統(tǒng)的提出11-13
• 1.2 關(guān)于FPGA13-16
• 1.2.1 FPGA的發(fā)展13-14
• 1.2.2 FPGA的結(jié)構(gòu)14-16
• 1.3 本章小結(jié)16-17
• 2. 系統(tǒng)設(shè)計概述17-20
• 2.1 功能與需求分析17-18
• 2.2 系統(tǒng)組成18-19
• 2.2.1 命令發(fā)送與數(shù)據(jù)接收處理18
• 2.2.2 功能電路18-19
• 2.2.3 元器件老化及測試所需環(huán)境的實(shí)現(xiàn)19
• 2.3 本章小結(jié)19-20
• 3.硬件電路設(shè)計20-40
• 3.1 系統(tǒng)主電路20-38
• 3.1.1 電源電路20-22
• 3.1.2 FPGA及其配置電路22-25
• 3.1.3 串口通信電路25-26
• 3.1.4 可控電壓電路26-28
• 3.1.5 電壓測試電路28-30
• 3.1.6 電流測試電路30-34
• 3.1.7 通道選擇電路34-36
• 3.1.8 發(fā)光二極管電路及數(shù)碼管顯示電路36-38
• 3.2 適配電路38-39
• 3.3 本章小結(jié)39-40
• 4.FPGA的開發(fā)設(shè)計流程40-46
• 4.1 硬件設(shè)計輸入方式40-42
• 4.1.1 原理圖輸入40
• 4.1.2 硬件描述語言輸入40-41
• 4.1.3 IP核輸入41-42
• 4.2 軟件開發(fā)工具Quartus Ⅱ42-45
• 4.2.1 Quartus Ⅱ的設(shè)計輸入方式42-43
• 4.2.2 綜合43-44
• 4.2.3 仿真44
• 4.2.4 布局布線44
• 4.2.5 時序分析44-45
• 4.2.6 編程及配置45
• 4.3 本章小結(jié)45-46
• 5.基于Verilog HDL的設(shè)計實(shí)現(xiàn)46-55
• 5.1 模塊化設(shè)計46-52
• 5.1.1 串口波特率時鐘產(chǎn)生模塊46-47
• 5.1.2 串口接收模塊47-48
• 5.1.3 串口發(fā)送模塊48
• 5.1.4 測試模塊48-50
• 5.1.5 數(shù)碼管顯示模塊50-51
• 5.1.6 指令及數(shù)據(jù)處理模塊51-52
• 5.1.7 頂層模塊52
• 5.2 板級調(diào)試52-54
• 5.3 本章小結(jié)54-55
• 論文總結(jié)55-57
• 參考文獻(xiàn)57-59
• 附錄A 驗(yàn)證板PCB59-61
• 附錄B 測試模塊部分代碼61-65
• 致謝65-67
• 作者簡介67-68

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2 陳文際;基于FPGA的集成電路老化測試系統(tǒng)設(shè)計[D];遼寧科技大學(xué);2016年

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本文編號：260856