【摘要】：3D芯片通過硅通孔(Through Silicon Via,TSV)在垂直方向上堆疊多個相同或不同工藝的芯片,極大地提升了晶體管的集成數量,被認為是能夠超越摩爾定律的一項重要技術。然而TSV在制造、減薄、綁定等過程易引入各類缺陷,且故障TSV多呈現聚簇分布,這會使得3D芯片良率遠低于預期。同時,3D芯片測試過程復雜,由于失效綁定等因素會造成3D芯片的丟棄,使得測試成本相對較高。本文針對以上問題,從TSV測試與容錯的角度出發(fā),在綁定前對TSV進行故障檢測,篩選出故障TSV,減少在堆疊過程中由于引入故障TSV造成的3D芯片良率損失,提升3D芯片良率;同時,插入冗余TSV,容忍故障TSV,特別是聚簇故障TSV失效,通過TSV容錯來實現3D芯片良率的提升。而對于測試成本高的問題,考慮在綁定中階段合理優(yōu)化堆疊次序,減少測試成本。本文主要貢獻如下:(1)提出基于游標環(huán)的綁定前TSV測試方法。TSV故障往往可以表現為延時故障,故障TSV會導致TSV網絡傳輸延遲出現波動,相較于無故障TSV會產生傳輸延時偏差。本文采用游標法測量TSV傳輸延時偏差,兩條環(huán)狀游標延遲線分別接待測TSV和無故障TSV,通過比較兩條延遲線的TSV傳輸延時,達到檢測待測TSV是否發(fā)生故障的目的,并且將傳輸延時量化為數字碼輸出,可以反映TSV故障的程度。實驗模擬結果表明,本方法可以檢測精度高達lOps,能夠有效檢測小延時TSV故障。(2)提出基于分區(qū)的TSV聚簇故障容錯方法。將整個TSV陣列均分為四個區(qū)域,每個區(qū)域分別添加冗余TSV,當TSV故障發(fā)生聚簇時,各區(qū)域通過搜索從故障TSV指向冗余TSV的修復路徑實現TSV聚簇故障容錯。通過實驗模擬發(fā)現,以8*8的TSV陣列為例,本方法良率高達99.88%,容錯率提高了 30.84%,時序開銷減少了 11.27%—20.79%。(3)提出基于堆疊次序優(yōu)化的綁定中測試成本縮減方法。與以往測試成本模型不同的是,本方法不僅考慮測試時間,還考慮在芯片堆疊過程中由于失效綁定造成的丟棄成本對測試總成本的影響。該優(yōu)化方法通過改變3D芯片的堆疊次序,將失效率高的芯片置于底層優(yōu)先堆疊,降低丟棄成本;并優(yōu)化TAM(測試訪問機制)帶寬、TSV數目、測試功耗的分配,最小化已經確定堆疊次序的電路所需要的測試時間。實驗模擬結果表明,本方法相對于金字塔、倒金字塔兩種順序堆疊方式,測試成本分別縮減了12.92%—13.71%和61.66%—63.09%。
【圖文】：

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制程微縮越來越困難問題的最佳解答［１４］。而當３Ｄ堆疊技術真正成熟以后，美滿科逡逑技（Ｍａｒｖｅｌｌ）創(chuàng)始人ＳｅｈａｔＳｕｔａｒｄｊａ在２０１５國際固態(tài)電路研討會（ＩＳＳＣＣ邋２０１５）邋［１５］逡逑演講中提到的ＭｏＣｈｉ架構（見圖１．２所示）就能真正實現：不同工藝生產的芯片逡逑像樂高積木一樣集成在封裝里并使用通用的高速接口通信；當需要一個新的模塊逡逑集成到系統中時只需要設計新的模塊芯片并改一下封裝即可，不再需要重新去設逡逑計并生產新的系統芯片（Ｓｙｓｔｅｍ邋ｏｎ邋Ｃｈｉｐ，邋ＳｏＣ）。逡逑ｖ，邐－邋＾逡逑ＭｏＣｈｌ邋Ｉｎｔｅｒｃｏｎｎｅｃｔ逡逑ｍ0ｃｈ＼逡逑ｉＡｃｃ＾Ｓｆｔ邋ｃｏｍｍｏｎ邋ｒ？ＮＫ＞ｕｒｃ？邋＊ｓ邋ＤＲＡＭ）邐Ｃ＿ｃ＿邋３＾邋廔＊逡逑圖１．２邋ＭｏＣｈｉ架構逡逑Ｆｉｇ邋１．２邋Ｔｈｅ邋ＭｏＣｈｉ邋ａｒｃｈｉｔｅｃｔｕｒｅ逡逑２逡逑
【學位授予單位】：合肥工業(yè)大學
【學位級別】：博士
【學位授予年份】：2018
【分類號】：TN407

【參考文獻】

相關期刊論文 前2條

1 閆海霞;周強;洪先龍;;采用統一建模的擁擠度驅動三維芯片布局算法[J];計算機輔助設計與圖形學學報;2008年10期

2 閆海霞;李卓遠;周強;洪先龍;;結合垂直通孔分配的層次式三維混合布局算法[J];計算機輔助設計與圖形學學報;2007年10期

本文編號：2606145