【摘要】：在大規(guī)模CMOS集成電路設(shè)計中,隨著晶體管特征尺寸的不斷縮小,負偏壓溫度不穩(wěn)定性(NBTI)對電路的可靠性產(chǎn)生顯著影響。準確的邏輯單元退化預(yù)測模型是高性能、高可靠性集成電路設(shè)計的必要前提。本論文基于45納米CMOS工藝對NBTI效應(yīng)作用下的邏輯門延遲模型進行仿真、建模和預(yù)測。在此基礎(chǔ)上,對ISCAS85基準測試電路進行了NBTI退化分析。主要研究內(nèi)容及結(jié)果如下:1.基于晶體管級預(yù)測模型,計算并仿真獲得不同工作條件下七種基本邏輯門電路延遲特性,包括輸入翻轉(zhuǎn)時間,輸出負載和閾值電壓。然后,采用兩種不同方法建立NBTI效應(yīng)作用下數(shù)字電路的門級退化模型。采用曲面分割擬合法:將數(shù)據(jù)進行分割,分別用曲面擬合建立三維模型,綜合后優(yōu)化所有參數(shù)得到四維退化模型。另一種為神經(jīng)網(wǎng)絡(luò)建模法:根據(jù)邏輯門的數(shù)據(jù)結(jié)構(gòu)特征,采用神經(jīng)網(wǎng)絡(luò)BP算法,對樣本數(shù)據(jù)進行訓(xùn)練,獲得七種基本邏輯門電路延遲退化的基本分析方法與網(wǎng)絡(luò)模型參數(shù)。2.考慮電路的延遲退化累積,提出NBTI效應(yīng)作用下的電路路徑延遲退化計算流程,對由基本邏輯門組成的數(shù)字電路時序進行NBTI退化分析計算。編寫程序?qū)﹄娐愤M行結(jié)構(gòu)解析,并將上述所建邏輯門退化模型用于計算電路延遲中,得出所有路徑時序的NBTI退化量。3.編寫尋找邏輯電路中關(guān)鍵路徑的程序,用于篩選出整個組合邏輯電路中的潛在關(guān)鍵路徑。計算由于NBTI效應(yīng)所導(dǎo)致潛在關(guān)鍵路徑的延遲退化,可實現(xiàn)對任意組合邏輯電路進行路徑解析分析,獲得路徑的NBTI延遲退化特征。本論文的研究,可為NBTI效應(yīng)模型建模及對電路可靠性設(shè)計提供參考。
【圖文】：

圖 3.5Δtp與 ΔVth和 ΔCL的仿真結(jié)果和模型對比本章的模型從理論出發(fā)，針對上述問題，利用三維曲面擬合對 tp,fresh和 to,fresh的表達式進行了重建，考慮到 CL及 ti的相關(guān)性，，通過增加一些權(quán)宜的高階項來提高模型的精度。雖然模型的復(fù)雜度有一定程度的增加，但提高了計算模型的計算精度和適用范圍，與 SPICE 大規(guī)模數(shù)值仿真獲得的數(shù)據(jù)擬合良好。首先，設(shè)置 PMOS 和 NMOS 的寬長比（W/L）分別為 180nm/45nm 和90nm/45nm。Vdd=1.1V。邏輯門的兩輸入信號的翻轉(zhuǎn)周期 Tclk分別為 4ns 和 8ns，占空比（α）為 0.5，溫度為 25℃。使用 45 nm 工藝模型，在 SPICE 中搭建如圖3.2 所示的二輸入與非門結(jié)構(gòu)的門電路，進行數(shù)值仿真，仿真范圍為 CL：0~4fF，ti：10~250ps，獲得不同 CL和 ti條件下的 tp,fresh和 to,fresh。二者的三維分布曲面分別如圖 3.6 和圖 3.8 所示。

本征二輸入與非門延遲tp,fresh的數(shù)值仿真與模型對比
【學(xué)位授予單位】：華東師范大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2018
【分類號】：TN402

【參考文獻】

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相關(guān)碩士學(xué)位論文 前3條

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本文編號：2602933