【摘要】：隨著集成電路核心器件特征尺寸的不斷縮減,傳統(tǒng)體硅器件的短溝道效應變得愈發(fā)不可控。當工藝節(jié)點進入到28nm后,全耗盡絕緣體上硅(FDSOI)器件憑借其優(yōu)越的柵極控制能力和較低的漏電流,成為了替代體硅器件的一種選擇。目前產(chǎn)業(yè)界廣泛采用前柵極工藝制備FDSOI器件,其工藝流程難以對器件的閾值電壓進行精準有效的控制,因此本論文提出了一種基于后柵極工藝流程的制備方法。另外對于電路設計者來說,FDSOI技術應具備極大的靈活性。體偏壓技術可實現(xiàn)多閾值特性,從而提高FDSOI器件的靈活性。結合TCAD仿真,本論文還從物理機制上對FDSOI器件的體偏壓技術進行了詳細分析。本篇論文的主要內容如下:一、借助TCAD工具對基于22nm工藝的FDSOI器件的直流和交流特性進行了模擬仿真�；诜抡娼Y果,本文對FDSOI器件的基本電學參數(shù)進行了分析,包括柵極電容、導通電流、漏電流、亞閾值擺幅、閾值電壓等。二、針對FDSOI器件的制備流程和工藝優(yōu)化的分析。采用后柵極工藝對FDSOI器件進行了制備,該工藝流程與平面體硅工藝完全兼容。在工藝優(yōu)化方面,本文提出了有效的方案解決了源漏外延不均勻以及柵極鋁沉積空洞的問題。最后對制備的實際器件進行了晶圓可接受測試,測試結果表明實際器件的閾值電壓在300mV左右,漏致勢壘降低效應在60mV/V到80mV/V的范圍內,亞閾值擺幅在70mV/dec左右,N型器件和P型器件開關電流比的量級分別為10~4和10~5。實際器件的電學性能符合產(chǎn)業(yè)標準且與仿真結果相匹配。三、借助背柵偏壓提高FDSOI技術靈活性的研究。根據(jù)背板摻雜類型的不同,將FDSOI器件分為常規(guī)阱結構和反阱結構�；趯嶋H測試結果,結合TCAD仿真,本文從物理層面上對兩種結構的FDSOI器件背柵效應進行了分析。結果表明,背柵偏壓對不同尺寸和不同背板摻雜的FDSOI器件的閾值電壓均有明顯影響。例如,正的背柵偏壓可以使小尺寸的常規(guī)阱N型器件的飽和區(qū)閾值電壓降低265.4mV,而大尺寸的常規(guī)阱N型器件飽和區(qū)閾值電壓降低320.3mV。依據(jù)不同的需求,電路設計者可選擇正向偏置的工作模式或反向偏置的工作模式。另外,本文還給出了另外一種可實現(xiàn)多閾值電壓器件的策略�；诓煌谋硸牌珘汉捅嘲鍝诫s,FDSOI器件可實現(xiàn)LVT、SVT(i)、SVT(ii)和HVT四種不同數(shù)值的閾值電壓。該多閾值電壓實現(xiàn)策略極大提高了FDSOI技術的靈活性。最后從環(huán)形振蕩器電路的角度展示了不同閾值特性下的電路延遲情況。本論文內容對優(yōu)化22nm FDSOI工藝、提高器件及電路設計的靈活性等方面具有指導性的意義。
【圖文】：

（a）FinFET器件結構示意圖；（b）FDSOI器件結構示意圖

各晶圓代工廠商工藝技術的發(fā)展[9]
【學位授予單位】：華東師范大學
【學位級別】：碩士
【學位授予年份】：2019
【分類號】：TN386

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本文編號：2602481