【摘要】：隨著物聯(lián)網(wǎng)技術(shù)的應(yīng)用和發(fā)展,集成電路系統(tǒng)的能效要求越來越高。模數(shù)轉(zhuǎn)換器(Analog-to-Digital,ADC)是連接模擬域與數(shù)字信號域的橋梁,在現(xiàn)代集成電路系統(tǒng)中被廣泛使用。為了提高ADC及其他集成電路模塊的功耗表現(xiàn),低供電電壓技術(shù)已被廣泛的采用。然而在低壓下,模擬信號的擺幅不斷降低,直接影響到轉(zhuǎn)換器的精度。這成為低壓集成電路系統(tǒng)性能的主要限制因素之一�！鳌普{(diào)制器通過過采樣和噪聲整形技術(shù)可以從系統(tǒng)結(jié)構(gòu)上保證高精度的模數(shù)轉(zhuǎn)換,降低對低壓電路性能的要求,實現(xiàn)高精度的低壓低功耗ADC設(shè)計。低壓低功耗的△∑調(diào)制器在高效能傳感器節(jié)點、低功耗片上系統(tǒng)、移動物聯(lián)網(wǎng)設(shè)備、穿戴式生物信號采集系統(tǒng)、能量獲取系統(tǒng)中有著廣泛的應(yīng)用前景,值得進行深入研究。首先本文針對△∑調(diào)制器的基礎(chǔ)結(jié)構(gòu)和諸多非理想因素的影響進行了梳理分析,特別是對低壓下信號擺幅下降,低壓電路模塊的非線性等設(shè)計困難,進行詳細分析并系統(tǒng)總結(jié)了前人研究工作的優(yōu)缺點,為本論文中的設(shè)計提供參考。其次針對低壓下連續(xù)時間△∑調(diào)制器設(shè)計中的問題,本論文提出了基于Active-RC積分器和Gm-C PI(Propotional)積分器的兩種低壓調(diào)制器設(shè)計方案,兩調(diào)制器設(shè)計過程中的主要創(chuàng)新點包括:(1)在Acitve-RC積分器設(shè)計中,提出了新型基于反相器的兩級前饋補償運放。(2)提出了新型適合于低壓△∑調(diào)制器的級間低信號擺幅系統(tǒng)結(jié)構(gòu)。(3)在基于Gm-C PI積分器的調(diào)制器中,提出了低壓下利用FIR反饋DAC,有效降低第一級跨導(dǎo)輸入信號的擺幅,并解決第一級Gm-C開環(huán)PI積分器的非線性問題。(4)在Gm-C PI積分器設(shè)計中,提出了基于反饋控制的偏置電路,以實現(xiàn)在低壓下基于Nauta-Gm的跨導(dǎo)具有穩(wěn)定的跨導(dǎo)值、增益及帶寬,使得調(diào)制器獲得穩(wěn)定的噪聲整形性能。在以上設(shè)計工作基礎(chǔ)上,通過130nm和90nm標(biāo)準(zhǔn)互補金屬氧化物(Complementary Metal Oxide Semiconductor,CMOS)工藝進行流片和測試來驗證版本文所提的創(chuàng)新思路�；贏ctive-RC積分器的調(diào)制器工作在0.3V的供電電壓和64倍過采樣率下,測試的性能達到68.7dB SNDR,82.6 dB SFDR,帶寬為50kHz,功耗為26.3μW,其品質(zhì)因數(shù)FoM_W(Walden Figure of Merit)為120.9fJ/step�；贕m-C PI積分器的調(diào)制器工作在0.4V的供電電壓和104倍過采樣率下,測試的性能達到74.4dB SNDR,85.2 dB SFDR,帶寬同樣為50kHz,功耗為26.4μW,因而其品質(zhì)因數(shù)FoM_W為61.5fJ/step。通過于其他低壓調(diào)制器設(shè)計的綜合比較,本文中兩個調(diào)制器設(shè)計的性能指標(biāo)均已達到國內(nèi)外較高的水平,同時將連續(xù)時間△∑調(diào)制器的供電電壓首次降低到0.5V以下。
【圖文】：

電路中會有管子被擊穿的風(fēng)險，需要很小心地設(shè)計泵升電路。 基于反相器的設(shè)計技術(shù)[41][46]，主要是利用反相器這一數(shù)字電路模塊的特性，來適應(yīng)低壓和先進 CMOS 工藝的發(fā)展。同時其 NMOS 和 PMOS 的互補柵極輸入，使得在相同電流下實現(xiàn)了相比于一個單柵極輸入兩倍的等效輸入跨導(dǎo)，這很適合于低功耗電路的設(shè)計。反相器本身管子堆疊較少的結(jié)構(gòu)，為低壓設(shè)計提供了足夠的信號擺幅。但反相器面臨著很難實現(xiàn)電路偏置的問題，由于只有兩根管子，偏置和共模反饋點很難接入，這成為設(shè)計基于反相器電路的難點。針對這些技術(shù)上的不足和缺陷，需要電路設(shè)計人員通過創(chuàng)新來提升低壓下模擬電路設(shè)計的指標(biāo)。 對于 Δ 調(diào)制器的研究最早開始于 1962 年，Inose，Yasuda 等人提出的完整 Δ 調(diào)制器拓撲結(jié)構(gòu)和原理[47]。Δ 調(diào)制器主要由環(huán)路濾波器、反饋 DAC、量化器組成。研究者主要針對調(diào)制器各個模塊以及其系統(tǒng)拓撲結(jié)構(gòu)進行研究。經(jīng)過五十多年的發(fā)展，現(xiàn)在的 Δ 調(diào)制器已經(jīng)有著各種不同的應(yīng)用場景，從最初儀器儀表系統(tǒng)擴展到通信、傳感器系統(tǒng)等，具備滿足從低速高精度到高速中精度的不同指標(biāo)要求[48]。從統(tǒng)計資料中可以看出，近年來 Δ 調(diào)制器的發(fā)展主要呈現(xiàn)出以下特點： 1.E-04

低對積分器的建立和帶寬的要求，前饋支路被廣泛應(yīng)用。如今內(nèi)部前饋或者全部前饋結(jié)構(gòu)已經(jīng)成為低功耗 Δ 調(diào)制器設(shè)計的主流[49]-[50]。在其中具有代表性的低壓設(shè)計有 2011 年 J.Zhang et.al 采用四階前饋系統(tǒng)[51]，同時采用單級運放和帶前饋支路的比較器，在 0.6V 下實現(xiàn)了 79.1dB SNDR, 82dB DR,其功耗僅為 28.6μW。2012年 F.Michel et al 同樣采用 3 階前饋系統(tǒng)和基于反相器的運放[52]，在 0.25V 供電電壓下，，實現(xiàn)了 61dB SNDR,而功耗僅為 7.5μW。2014 年，Zhiliang Qiao et al 采用 4階前饋系統(tǒng)和高增益兩級運放[39]，在 0.25V 下將調(diào)制器的精度提高到了 73dB，功耗為 35.6μW。2015 年，Yoon et al 利用 3 階前饋系統(tǒng)和連續(xù)時間輸入級[53]，在 0.4V下實現(xiàn)了 76.1dB 的 SNDR，功耗控制在 63μW。為了在低壓下實現(xiàn)以上低功耗的Δ 調(diào)制器。低功耗積分器設(shè)計和連續(xù)時間結(jié)構(gòu)的應(yīng)用成為熱點。其中基于反相器的設(shè)計以其低功耗，低噪聲，對先進工藝更為友好的特點成為低壓下高性能 Δ 調(diào)制器的主流設(shè)計方案之一。文獻[39],[45][52]均利用模擬反相器的特點設(shè)計出低壓低功耗 Δ 調(diào)制器。連續(xù)時間的 Δ 調(diào)制器因其先天相較于離散的 Δ 調(diào)制器對積分器要求更低，功耗優(yōu)勢明顯，使得其成為低功調(diào)制器設(shè)計的青睞。文獻[53]利用1.E+11Δ
【學(xué)位授予單位】：電子科技大學(xué)
【學(xué)位級別】：博士
【學(xué)位授予年份】：2018
【分類號】：TN761

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本文編號：2591016