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基于FPGA的油氣水三相流流動參數(shù)采集系統(tǒng)與分析系統(tǒng)研究

發(fā)布時間:2020-03-19 18:34
【摘要】:基于FPGA的油氣水三相流流動參數(shù)采集,是基于可編程邏輯器件設(shè)計的多線程,多信號融合的三相流流動參數(shù)采集系統(tǒng)。目前國內(nèi)針對三相流流動參數(shù)研究比較多,但多數(shù)研究尚為實驗階段,而且數(shù)據(jù)采集各信號較為單一。能夠?qū)崿F(xiàn)多線程,多信號融合的三相流流動參數(shù)采集的系統(tǒng)還很少,且采集系統(tǒng)多電路結(jié)構(gòu)復(fù)雜,無法實時監(jiān)控、保存、分析數(shù)據(jù)等。隨著可編程邏輯器件領(lǐng)域的廣泛應(yīng)用以及無線通信技術(shù)的迅速發(fā)展,迫切地需要一種專用的三相流流動參數(shù)數(shù)據(jù)采集電路,可以實時采集數(shù)據(jù)、無線傳輸數(shù)據(jù)、整合多路信號、視頻采集并且能夠保存分析數(shù)據(jù),將是推進(jìn)數(shù)字化油田的基礎(chǔ)。本文提出了一種通過FPGA映射電路來搭建數(shù)據(jù)采集系統(tǒng)的方法,該方法主要是將三相流流動參數(shù)數(shù)據(jù)包括溫度信號、光線信號、電阻抗信號和壓強(qiáng)等信號通過FPGA設(shè)計的映射電路采集并傳送至顯示終端上,其中FPGA設(shè)計的主要核心是將CMOS和傳感器的數(shù)據(jù)通過DDR2緩存逐步寫入WIFI模塊,WIFI模塊將寫入的數(shù)據(jù)以高速SPI協(xié)議傳至多相流參數(shù)顯示端,多相流參數(shù)顯示端將數(shù)據(jù)進(jìn)行整理和顯示,完成對采集數(shù)據(jù)實時監(jiān)測和監(jiān)控。文中為驗證采集系統(tǒng)的精度和重復(fù)度對系統(tǒng)做驗證實驗,實驗結(jié)果表明數(shù)據(jù)采集系統(tǒng)的最大誤差為1.810%,系統(tǒng)的最大相對標(biāo)準(zhǔn)偏差為1.629%。說明本文設(shè)計的數(shù)據(jù)采集系統(tǒng)符合設(shè)計標(biāo)準(zhǔn),在運行時具有較高的穩(wěn)定性,并且通過數(shù)據(jù)采集系統(tǒng)采集的數(shù)據(jù)離散程度低,因此該系統(tǒng)能夠較好的完成油田生產(chǎn)的數(shù)據(jù)采集與監(jiān)測任務(wù)。
【圖文】:

示意圖,三相流,測量裝置,示意圖


景和意義廣泛存在于石油工業(yè)中,三相流測量對提高采收率層測量油氣水產(chǎn)出剖面及貢獻(xiàn)率,提供儲層動用信堵水等工程作業(yè)效果;在油氣集輸領(lǐng)域,油井油氣化油井生產(chǎn)制度和保證采油設(shè)備安全運行具有重要量的主體,原油生產(chǎn)面臨多井低產(chǎn)、高含水的矛盾期后,剩余油高度零散,油井普遍高含水、低產(chǎn)液。均產(chǎn)液 40 m3/d,含水 94.6 %;長垣外圍低滲透油田 m3/d,含水 60 %。且由于地層壓力降低,原油脫氣含水共存的狀況。近年來,水平井、化學(xué)驅(qū)、大規(guī)用,但因缺少可靠的單井油氣水的動態(tài)監(jiān)測數(shù)據(jù)數(shù)設(shè)計、作業(yè)實施和效果評價。迫切需要有效的三相數(shù)據(jù),指導(dǎo)地下剩余油的有效識別和挖潛,減緩產(chǎn)

示意圖,示意圖,ASIC設(shè)計,設(shè)計周期


圖1.2 FPGA內(nèi)部示意圖GA具有以下其幾點核心優(yōu)點:可編程靈活性高。主要從兩點來解釋:第一,F(xiàn)PGA設(shè)計屬于半定制電路制電路的主要區(qū)別是ASIC設(shè)計一旦集成就只可以實現(xiàn)一種功能,而FPG計的電路規(guī)模,,對EPROM、PROM編程即可實現(xiàn)任意一種ASIC設(shè)計的功能邏輯按照個人需要,可更改編程代碼,大大降低開發(fā)成本和時間,同時包或者遠(yuǎn)程(因特網(wǎng))升級更改運行程序來修正運行時的缺陷或者增設(shè)GA還可以支持多種外接模塊。故FPGA具有可編程性,實現(xiàn)可定制功能部設(shè)計可以看作是硬件電路,每個功能的實現(xiàn)在硬件上要比在軟件上,如硬件上只需一個邏輯單元可執(zhí)行該功能,軟件上則需多條指令才可開發(fā)周期短。ASIC制造需經(jīng)實現(xiàn)邏輯功能、進(jìn)行布線處理和定制流片設(shè)計周期長達(dá)一年至兩年的時間。與ASIC相比,F(xiàn)PGA無需復(fù)雜的流程程,只需對其進(jìn)行邏輯實現(xiàn)和簡單的布線處理,其平均設(shè)計周期要降低并行計算效率高。FPGA可以進(jìn)行重復(fù)分配任務(wù),使得多個模塊在運行。傳統(tǒng)的ASIC、DSP等其他技術(shù)采用串行技術(shù),即處理指令時是按照順
【學(xué)位授予單位】:東北石油大學(xué)
【學(xué)位級別】:碩士
【學(xué)位授予年份】:2019
【分類號】:TE319;TP274.2;TN791

【參考文獻(xiàn)】

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本文編號:2590552

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