【摘要】：模數(shù)轉換器(Analog-to-Digital Converter,以下簡稱ADC)在現(xiàn)代電子系統(tǒng)中發(fā)揮著重要作用,在雷達通信、圖像采集、視頻監(jiān)控等多種領域中獲得了廣泛的應用。經(jīng)過學術界與工業(yè)界多年的不斷努力,ADC的性能幾乎達到了現(xiàn)有工藝、設計水平的極限。但是其應用環(huán)境仍然要求具有更高速度和精度的ADC。為了進一步提高ADC的速度,一種多通道時間交織結構模數(shù)轉換器(Time-Interleaved Analog-to-Digital Converter,簡稱TIADC)被提出并迅速獲得了大量的研究。理論上多通道時間交織ADC的速度可以通過增加子通道數(shù)得到線性提高,但是由于工藝失配的存在,導致每個通道間存在失配誤差(主要包括失調失配、增益失配、采樣時間失配),從而嚴重影響了多通道時間交織ADC的整體性能。在此背景下,通過數(shù)字輔助設計技術,將多通道時間交織ADC的通道間失配誤差在數(shù)字領域進行估計并校準的方法應運而生。本文通過對已有多種校準算法的研究,指出了已有校準算法的不足,并在此基礎上給出了針對多通道時間交織ADC三種誤差的校準算法：基于指數(shù)平均器的相對失調失配校準算法、基于加權積分算法的增益失配校準算法和基于統(tǒng)計反饋的采樣時間失配校準算法。相對已有校準算法,本文研究的失配校準算法具有適用范圍廣,校準精度高,易于硬件實現(xiàn)等優(yōu)點。為了驗證算法的有效性,本文通過多種驗證平臺進行了算法的驗證。首先通過matlab/simulink平臺搭建了4通道4GHz 8bits多通道時間交織SAR ADC模型,并完成了算法的行為級功能驗證；其次在行為級驗證的基礎上,通過verilog硬件描述語言完成了算法的代碼實現(xiàn),并通過modelsim平臺完成算法的前仿；然后通過TSMC 65nm工藝完成算法的綜合,并返回到modelsim里面完成算法的后仿真；為了更加全面的驗證算法的功能,在前仿的基礎上通過Altera stratix IV系列的FPGA平臺完成了算法的FPGA驗證。結合多種驗證平臺的驗證結果,都證實了本文所采用的算法在校準多通道時間交織ADC通道間失配誤差方面的實用性。
【圖文】：

逑在ＷＳ／２和ＷＳ／４上。下面給出４通道時間交織ＡＤＣ在三個通道理想，某一個通道逡逑存在誤差的情況下，輸出ＳＮＲ和ＥＮＯＢ隨誤差量變化的變化曲線如圖２．９所示，逡逑其中選代次數(shù)表示仿真次數(shù)，每次仿真失調誤差按圖２．９中（Ｃ）圖趨勢變化，每逡逑次仿真輸入信號頻率固定在１．９８５ＧＨｚ，，仿真平臺為４通道４Ｇ邋８ｂｉｔｓ邋ＭＡＴＬＡＢ模型逡逑（下文中如果沒有做特殊說明，仿真平臺參數(shù)都是４通道４Ｇ邋８ｂｉｔｓ邋ＴＩＡＤＣ模型）。逡逑由上述仿真結果不難看出，在系統(tǒng)性能為８ｂｉｔｓ的情況下，單通道的誤差量不逡逑能超過輸入信號滿幅值的３％，否則系統(tǒng)的精度將低于７ｂｉｔｓ。逡逑圖２．１０是單通道存在失調誤差情況下，４通道時間交織ＡＤＣ輸出的頻譜圖：逡逑ＦＦｍＯ了逡逑。朿揣ＩＳ邋Ｉ１邋Ｉ邋ｒＩ￣￣吉入值號和一＾＾１逡逑ｒ邐吉邐……ｉ邐ｒ邐逡逑ＴＨＤ＝－５２．６４Ｂ邐ｉ邐ｉ邐＼邐Ｉ邐：逡逑？４０１－邐個邐ｉ邐＼邐！■邐－ｊ＊邐ｉ邐逡逑？，ｓ．ｉＬ．Ｕｆ１邐＾１－ｊ．．．．．Ｉ－逡逑Ｉ邐Ｉ邐１邐Ｉ邐ｉ邐Ｉ邐Ｉ邐？邐

（ａ）邋ＳＮＲ隨增益誤差大小的變化曲線（ｂ）邋ＥＮＯＢ隨增益誤差大小的變化曲線逡逑似增益誤差量邋（ｄ）輸入信號頻率（接近Ｎｙｑｕｉｓｔ頻率）逡逑圖２．１１單通道增益誤差對４通悂ＴＩＡＤＣ系統(tǒng)性能的影響曲線逡逑Ｆｉｇ邋２．１１邋Ｅｆｆｅｃｔ邋ｏｆ邋ｓｉ打TBｌｅ邋ｃｈａｎｎｅｌ邋ｇａｉｎ邋ｍｉｓｍ洶ｃｈ邋ｆｏｒ邋４－ｃｈａｎｎｅｌ邋ＴＴ邋ＡＤＣ逡逑ＦＦＴＰＬＯＴ逡逑０邋ＳＮＲ邋＝邋３日若祀邐！邐Ｉ邐：邐！邐；邋n

本文編號：2578085