發(fā)布時(shí)間：2020-01-25 01:34

【摘要】：當(dāng)芯片工作電壓降低時(shí),電路的性能將受到挑戰(zhàn)。由于電路所提供電流的能力與閾值電壓密切相關(guān),當(dāng)電壓降至近閾值甚至低閾值時(shí),由工藝偏差帶來(lái)的閾值電壓抖動(dòng)將成為影響電路性能的主要因素。本文提出了一種低電壓下抗工藝偏差的時(shí)鐘樹(shù)設(shè)計(jì)方法,主要分為三個(gè)部分：1) Pre-CTS布局優(yōu)化；2)抗工藝偏差的時(shí)鐘樹(shù)結(jié)構(gòu)設(shè)計(jì)；3)抗工藝偏差的時(shí)鐘樹(shù)結(jié)構(gòu)優(yōu)化。在Pre-CTS布局優(yōu)化中,通過(guò)將寄存器分組,減少時(shí)鐘樹(shù)的分支；在抗工藝偏差的時(shí)鐘樹(shù)結(jié)構(gòu)設(shè)計(jì)中,通過(guò)選取不同閾值的器件,并減少分支,提升時(shí)鐘網(wǎng)絡(luò)抗工藝偏差的能力；在優(yōu)化階段,采用“單向調(diào)整”的方法,通過(guò)降低最短時(shí)鐘路徑所用的緩沖單元的尺寸,優(yōu)化時(shí)鐘偏差。本文設(shè)計(jì)的低電壓下抗工藝偏差的時(shí)鐘樹(shù)結(jié)構(gòu),在GPS跟蹤通路與嵌入式CPU電路中實(shí)現(xiàn)并驗(yàn)證。驗(yàn)證結(jié)果表明,本文設(shè)計(jì)的時(shí)鐘樹(shù)在常電壓下與EDA工具設(shè)計(jì)的時(shí)鐘樹(shù)性能保持一致,低電壓下GPS跟蹤通路抗工藝偏差能力優(yōu)化45.5%,嵌入式CPU電路抗工藝偏差能力優(yōu)化40.96%。
【學(xué)位授予單位】：東南大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2015
【分類(lèi)號(hào)】：TN403

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