【摘要】：隨著集成電路技術(shù)的迅猛發(fā)展,特征尺寸不斷縮小,電路集成度和工作頻率的不斷提高,功耗已成為繼速度和面積之后,集成電路設(shè)計(jì)面臨的最主要挑戰(zhàn)。數(shù)字電路從邏輯設(shè)計(jì)方法上,可以分為基于“與、或、非”的傳統(tǒng)布爾(Traditional Boolean,TB)邏輯和基于“與/異或、或/同或”的Reed-Muller(RM)邏輯。由于TB邏輯比較成熟,因此目前幾乎所有的設(shè)計(jì)都是基于TB邏輯實(shí)現(xiàn),相應(yīng)的EDA工具也都是基于TB邏輯,可以認(rèn)為集成電路設(shè)計(jì)所面臨的挑戰(zhàn)在一定程度上是邏輯設(shè)計(jì)方法本身造成的。研究表明,RM邏輯在面積、速度和功耗上存在一定的優(yōu)勢(shì)。雖然近些年有關(guān)于RM邏輯的研究,但是仍然沒(méi)有相關(guān)的標(biāo)準(zhǔn)單元電路設(shè)計(jì),特別是基于RM邏輯的低功耗標(biāo)準(zhǔn)單元電路設(shè)計(jì)。本文主要針對(duì)基于RM邏輯的低功耗標(biāo)準(zhǔn)單元電路進(jìn)行研究,論文主要分為以下幾個(gè)部分:1.對(duì)現(xiàn)有的各種與(AND)門(mén)、異或(XOR)門(mén)和或(OR)門(mén)、同或(XNOR)門(mén)的設(shè)計(jì)方法進(jìn)行了分析說(shuō)明,將其進(jìn)行級(jí)聯(lián)得到的AND/XOR和OR/XNOR門(mén)電路作為文中提出對(duì)應(yīng)晶體管級(jí)電路的比較對(duì)象。2.結(jié)合傳輸管邏輯(Pass Transistor Logic,PTL)和傳輸門(mén)(Transmission Gate,TG)邏輯的優(yōu)點(diǎn),提出了基于PTL和TG混合的晶體管級(jí)AND/XOR和OR/XNOR門(mén)電路。3.55nm工藝Linux環(huán)境下,對(duì)提出的電路在Cadence工具下進(jìn)行原理圖和版圖的設(shè)計(jì),并用Calibre工具進(jìn)行DRC、LVS和寄生參數(shù)提取以及用HSPICE工具進(jìn)行電路的寄生參數(shù)提取前后的模擬仿真工作,并與級(jí)聯(lián)結(jié)構(gòu)的電路進(jìn)行性能上的分析比較。實(shí)驗(yàn)結(jié)果表明,提出的AND/XOR門(mén)電路功耗和功耗延遲積(PDP)的改善量分別高達(dá)26.67%和31.25%,OR/XNOR門(mén)電路分別高達(dá)21.88%和38.61%。結(jié)合互補(bǔ)靜態(tài)CMOS結(jié)構(gòu)電路的優(yōu)點(diǎn),提出了相應(yīng)的晶體管級(jí)的AND/XOR和OR/XNOR門(mén)電路。并在0.13nm、0.18nm和0.24nm三種不同工藝下用HSPICE軟件進(jìn)行了模擬仿真工作,并與相應(yīng)級(jí)聯(lián)結(jié)構(gòu)進(jìn)行性能上的分析比較。實(shí)驗(yàn)結(jié)果表明,提出電路的性能在三種不同工藝下都具有較好的表現(xiàn)。
【學(xué)位授予單位】：寧波大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2015
【分類(lèi)號(hào)】：TN402

【參考文獻(xiàn)】

相關(guān)期刊論文 前2條

1 劉汝萍;朱余龍;;深亞微米標(biāo)準(zhǔn)單元庫(kù)的設(shè)計(jì)與開(kāi)發(fā)[J];中國(guó)集成電路;2003年06期

2 王倫耀;夏銀水;陳偕雄;;邏輯函數(shù)的雙邏輯綜合與優(yōu)化[J];計(jì)算機(jī)輔助設(shè)計(jì)與圖形學(xué)學(xué)報(bào);2012年07期

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本文編號(hào)：2564310