發(fā)布時(shí)間：2017-03-19 00:07

  本文關(guān)鍵詞：基于FPGA的SOC設(shè)計(jì)與驗(yàn)證，由筆耕文化傳播整理發(fā)布。

【摘要】：SOC(System-on-Chip)稱為系統(tǒng)級(jí)芯片,也稱為片上系統(tǒng),是一個(gè)有專用功能的集成電路,它包括完整系統(tǒng)和嵌入軟件。SOC可以充分利用已有的設(shè)計(jì)積累,顯著地提高了ASIC的設(shè)計(jì)能力,因此發(fā)展非常迅速,引起了工業(yè)界和學(xué)術(shù)界的關(guān)注,SOC隨之成為集成電路發(fā)展的必然趨勢(shì),因此準(zhǔn)確高速的設(shè)計(jì)SOC的方法是SOC設(shè)計(jì)的迫切需要。首先,本論文介紹了FPGA的概念和組成部分,介紹了SOC和CPU的發(fā)展歷程和發(fā)展前景,給出了SOC的設(shè)計(jì)背景和設(shè)計(jì)流程。其次,本論文針對(duì)自頂向下的設(shè)計(jì)一個(gè)SOC應(yīng)用了一種準(zhǔn)確的分析方法,即潛伏期分析方法,并且提出了一種高速的實(shí)現(xiàn)方法,即全流水線實(shí)現(xiàn)方法;并敘述了有限狀態(tài)機(jī)理論;在設(shè)計(jì)過(guò)程中應(yīng)用了TP(Ticks Process charts)圖和SFM(Sequential Machine Flow)表的設(shè)計(jì)方法;應(yīng)用這些理論方法完成了一個(gè)片上系統(tǒng)的架構(gòu)設(shè)計(jì),CPU的架構(gòu)設(shè)計(jì);完成CPU的指令系統(tǒng)設(shè)計(jì),并對(duì)取指周期和路徑,執(zhí)行周期和路徑,進(jìn)行了精確的潛伏期分析;同時(shí)指令系統(tǒng)加入中斷進(jìn)入序列和中斷返回指令RTI的潛伏期分析,給片上系統(tǒng)加入了中斷功能。最后,論文采用verilog HDL語(yǔ)言進(jìn)行片上系統(tǒng)和CPU各個(gè)模塊的設(shè)計(jì),板上系統(tǒng)SOB的架構(gòu)設(shè)計(jì)和各個(gè)模塊的設(shè)計(jì),設(shè)計(jì)了流水燈和菲薄納契序列(Fibonacci)的算法流程圖,用匯編語(yǔ)言進(jìn)行編寫。Modelsim對(duì)流水燈和菲薄納契序列(Fibonacci)進(jìn)行仿真驗(yàn)證,然后將設(shè)計(jì)好的板上系統(tǒng)下板,流水燈的正常運(yùn)行和菲薄納契序列(Fibonacci)的正確運(yùn)算證明設(shè)計(jì)的SOC的架構(gòu)和CPU的指令系統(tǒng)是符合要求的,在流水燈運(yùn)行的同時(shí)可以進(jìn)行菲薄納契序列(Fibonacci)的正確運(yùn)算證明中斷系統(tǒng)是符合要求的。
【關(guān)鍵詞】：FPGA CPU 片上系統(tǒng) 有限狀態(tài)機(jī)
【學(xué)位授予單位】：河北大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2016
【分類號(hào)】：TN47;TN791
【目錄】：

• 摘要5-6
• Abstract6-11
• 第1章 緒論11-15
• 1.1 FPGA簡(jiǎn)介11-12
• 1.2 CPU與SOC簡(jiǎn)介12-13
• 1.3 SOC的設(shè)計(jì)背景13-14
• 1.4 SOC的設(shè)計(jì)流程14-15
• 第2章 有限狀態(tài)機(jī)（FSM）理論15-22
• 2.1 有限狀態(tài)機(jī)15-20
• 2.1.1 有限狀態(tài)機(jī)概念15-17
• 2.1.1.1 摩爾機(jī)15-16
• 2.1.1.2 米利機(jī)16-17
• 2.1.2 有限狀態(tài)機(jī)的一段式和三段式編碼17-19
• 2.1.3 線性序列機(jī)LSM19-20
• 2.2 狀態(tài)轉(zhuǎn)移圖STG20-21
• 2.3 算法機(jī)和算法流程圖21-22
• 第3章 同步設(shè)計(jì)理論22-27
• 3.1 同步設(shè)計(jì)22
• 3.2 潛伏期(latency)22-23
• 3.3 時(shí)鐘節(jié)點(diǎn)(Pipeline Node)和時(shí)鐘域(Clock Domain)23-26
• 3.4 時(shí)鐘流分析26-27
• 第4章 SOC_001的頂層和指令系統(tǒng)設(shè)計(jì)27-44
• 4.1 CPU_001頂層設(shè)計(jì)27-28
• 4.2 片上系統(tǒng)SOC的頂層架構(gòu)設(shè)計(jì)28-30
• 4.3 CPU的架構(gòu)設(shè)計(jì)30
• 4.4 CPU指令系統(tǒng)設(shè)計(jì)30-34
• 4.5 CPU的中斷設(shè)計(jì)34
• 4.6 CPU指令周期路徑及潛伏期分析34-44
• 4.6.1 取指周期路徑及潛伏期分析34-37
• 4.6.2 算術(shù)運(yùn)算指令執(zhí)行路徑和潛伏期分析37-38
• 4.6.3 讀數(shù)據(jù)指令執(zhí)行路徑和潛伏期分析38-39
• 4.6.4 寫數(shù)據(jù)指令路徑和潛伏期分析39-41
• 4.6.5 無(wú)條件跳轉(zhuǎn)指令路徑和潛伏期分析41-42
• 4.6.6 NOP指令潛伏期分析42
• 4.6.7 零標(biāo)志跳轉(zhuǎn)指令潛伏期分析42
• 4.6.8 中斷進(jìn)入序列和中斷返回指令RTI的潛伏期分析42-44
• 第5章 CPU與SOC的模塊設(shè)計(jì)44-62
• 5.1 CPU各模塊設(shè)計(jì)44-55
• 5.1.1 指令譯碼器45-46
• 5.1.2 程序計(jì)數(shù)器46-47
• 5.1.3 算術(shù)運(yùn)算器47-48
• 5.1.4 累加器48-49
• 5.1.5 地址多路器49-50
• 5.1.6 中斷寄存器50-51
• 5.1.7 主控制器51-55
• 5.1.7.1 主控制器的狀態(tài)轉(zhuǎn)移圖51
• 5.1.7.2 主控制器的代碼和綜合模塊設(shè)計(jì)51-55
• 5.2 SOC各模塊設(shè)計(jì)55-62
• 5.2.1 指令寄存器55-56
• 5.2.2 數(shù)據(jù)寄存器56-58
• 5.2.3 端口寄存器58-60
• 5.2.4 地址譯碼器60-61
• 5.2.5 數(shù)據(jù)選擇器61-62
• 第6章 SOC的實(shí)際應(yīng)用62-72
• 6.1 SOB板上系統(tǒng)各模塊62-67
• 6.1.1 BCD碼轉(zhuǎn)換模塊62-63
• 6.1.2 數(shù)碼管驅(qū)動(dòng)模塊63-65
• 6.1.3 鍵盤消抖模塊65-67
• 6.2 基于此SOC實(shí)現(xiàn)流水燈67-69
• 6.3 基于此SOC實(shí)現(xiàn)菲薄納契序列（Fibonacci）69-72
• 結(jié)束語(yǔ)72-73
• 參考文獻(xiàn)73-75
• 致謝75

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