【摘要】：隨著傳感器接收信號的多樣化,對模數(shù)轉(zhuǎn)換器的帶寬、精度、速度等參數(shù)要求的差異逐漸變大。傳感器中需要集成多個不同性能的ADC來滿足功能需求,這就增大了芯片面積和功耗,從而增加了設(shè)計成本。為了減小這些影響,本文設(shè)計了一種可重構(gòu)的Algorithmic-∑△ ADC。該結(jié)構(gòu)可以通過改變對每一次采樣到的輸入信號的轉(zhuǎn)換周期數(shù),實現(xiàn)不同的轉(zhuǎn)換精度和速度,而不需要以提高功耗或者芯片面積為代價。首先分析了現(xiàn)有可重構(gòu)ADC的基本架構(gòu)和性能特點,根據(jù)低功耗傳感器的應(yīng)用環(huán)境要求,綜合考慮速度、精度、功耗、面積等各方面因素,確定了本文設(shè)計的可重構(gòu)ADC的架構(gòu),是一種基于兩步式工作原理的結(jié)構(gòu),采用Algorithmic ADC和Sigma-Delta ADC相結(jié)合的方法。并介紹了可重構(gòu)ADC的工作原理。然后分析了可重構(gòu)Algorithmic-∑△ ADC中存在的各種非理想因素,如開關(guān)的溝道電荷注入、導(dǎo)通電阻的非線性、kT/C噪聲以及運放的噪聲和有限直流增益等。并基于MATLAB軟件對ADC的模擬部分進行了建模分析與仿真,確定了各非理想因素對系統(tǒng)性能的影響程度,在此基礎(chǔ)上確定了各模塊的設(shè)計指標,為電路級設(shè)計提供指導(dǎo)。最后基于TSMC 0.18μmCMOS工藝完成了可重構(gòu)Algorithmic-∑△ADC中的關(guān)鍵電路的設(shè)計與仿真驗證,如兩相非交疊時鐘電路、可重構(gòu)開關(guān)電容電路及其時鐘復(fù)位控制電路、高性能比較器電路等。利用了一階Sigma-Delta調(diào)制器和Algorithmic ADC電路結(jié)構(gòu)的相似性,對開關(guān)電容電路中的運放、比較器、反饋電路采用了共享技術(shù),有效地減小了系統(tǒng)的功耗和芯片的面積。仿真結(jié)果表明,在256kHz的時鐘頻率、2V的電源電壓的工作條件下,以及復(fù)位開關(guān)的控制作用下,系統(tǒng)能夠?qū)崿F(xiàn)有效位數(shù)為14bit/12bit/10bit、采樣率為16KSPs/18KSPs/21KSPs的三種可重構(gòu)工作模式,電路最大功耗為0.955mW,非常適合低功耗傳感器的應(yīng)用需求。
【圖文】：

實際轉(zhuǎn)巧特巧曲巧——實核轉(zhuǎn)巧曲巧邋一逡逑理想轉(zhuǎn)技特性曲巧邋…１１１＊邋理巧轉(zhuǎn)《曲巧逡逑１１０邋？邐Ｉ＇邐ｎｏ邋－逡逑戶５ＬＳＢ逡逑１０１邋？邐Ｉ邐＂■邐１０１邋－逡逑１．７５ＬＳＢ邐／＼逡逑１００．邐；邐邋１００邋－邐／［ｙ逡逑…．邐…－／ｆ＾逡逑＂０．：掉田邐＂。－逡逑ｗｉ邋＇林邐ｗ戶逡逑ｗ＇ｌｉ邋Ｉ邋＇ｄｎＩ邋‘邋■邐‘邋■具邋‘邐’ｉｎＩ邋‘邋■邋Ｉ邋＞逡逑圖邋２．１邋ＤＮＬ邋和邋ＩＮＬ逡逑Ｉ＾ｉｇｕｒｅ邋２．１邋ＤＮＬ邋ａｎｄ邋ＩＮＬ逡逑誤差（Ｏｆｆｓｅｔ）逡逑Ｃ的設(shè)計過程中，由于電路自身的非理想效應(yīng)（如運算放大的失調(diào)等）及制造工藝上的隨機誤差導(dǎo)致的輸入與輸出特偏移，這種誤差定義為失調(diào)誤差。如圖２．２（ａ）所示。逡逑誤差（ＧａｉｎＥｒｒｏｒ）逡逑誤差主要是由于電容的失配ｙ■及ＭＯＳ管和運放輸入輸出端的為實際情況與理想情況下轉(zhuǎn)換曲線在斜率上的偏差。如圖２￥際《？曲法——邐實６技》曲任—逡逑１１１邋．邐—邐１１１邋？邐１邋Ｖ逡逑……－＇＇……邐

ＴＨＤ邋＝邋＼邋０誠馬＂＋巧＂＋…＋尸的ｙ—）Ｐｈａｓｉｃ逡逑，Ｐｂａｓｉｅ是基頻分量的功率，Ｐｈｄ，２、ＩＶ３、Ｐｈ４Ｎ分別是２次、３次功率。逡逑散動態(tài)范圍（ＳＦＤＲ）逡逑散動態(tài)范圍是指ＡＤＣ的輸出信號中基頻信號功率與雜波和諧波比值，在輸出信號頻譜中表現(xiàn)為主頻處的強度與第二高的諧波位數(shù)（ＥＮＯＢ）逡逑位數(shù)衡量了邋ＡＤＣ的分辨能力，其定義式為；逡逑姦＝灥（祀）－１．７６６．０２逡逑可重構(gòu)ＡＤＣ逡逑構(gòu)邋Ｆｌａｓｈ邋ＡＤＣ逡逑
【學(xué)位授予單位】：合肥工業(yè)大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2016
【分類號】：TN792

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本文編號：2540236