【摘要】：隨著數(shù)字視頻技術(shù)以及計(jì)算機(jī)通信技術(shù)的迅速發(fā)展,視頻通信成為了當(dāng)今的研究重點(diǎn)。在進(jìn)行視頻信號(hào)存儲(chǔ)傳輸時(shí),視頻編解碼算法的選取尤為重要。在對(duì)視頻信號(hào)圖像分辨率的要求不斷提升的同時(shí),人們對(duì)視頻解碼的實(shí)時(shí)性也有著很高的要求。因此,設(shè)計(jì)H.264的實(shí)時(shí)解碼器十分關(guān)鍵,為了實(shí)現(xiàn)這一目標(biāo)。選擇FPGA來完成的視頻圖像解碼器的設(shè)計(jì)實(shí)現(xiàn)。首先,本文闡述了視頻編解碼標(biāo)準(zhǔn)的發(fā)展歷程以及H.264的解碼流程。在深入分析H.264解碼流程的基礎(chǔ)上,將解碼器劃分為熵解碼器、變換系數(shù)解碼器、預(yù)測(cè)數(shù)據(jù)解碼器、塊濾波器幾大功能模塊。其次,重點(diǎn)對(duì)熵解碼器進(jìn)行設(shè)計(jì)優(yōu)化,提出了一種基于預(yù)測(cè)結(jié)構(gòu)的雙幅值熵解碼實(shí)現(xiàn)結(jié)構(gòu)。此外,對(duì)熵解碼器中使用頻率很高的前一檢測(cè)器進(jìn)行優(yōu)化,提出了一種非均衡優(yōu)先前一檢測(cè)器實(shí)現(xiàn)結(jié)構(gòu)。實(shí)驗(yàn)結(jié)果表明相對(duì)傳統(tǒng)的實(shí)現(xiàn)方式,這種雙幅值熵解碼器可以縮減26%的運(yùn)算時(shí)間。然后,分別完成了變換系數(shù)解碼器、預(yù)測(cè)器、塊濾波器的設(shè)計(jì)實(shí)現(xiàn)。變換系數(shù)解碼器的設(shè)計(jì)采用了可重構(gòu)結(jié)構(gòu)實(shí)現(xiàn)方式,預(yù)測(cè)器由幀內(nèi)預(yù)測(cè)和幀間預(yù)測(cè)兩部分組成,針對(duì)塊濾波器實(shí)現(xiàn)采用了五級(jí)流水的方式。接著,設(shè)計(jì)了位流緩存器來降低解碼器從外部存儲(chǔ)器讀入數(shù)據(jù)的頻率。此外,針對(duì)語(yǔ)法元素解析,采用將復(fù)雜狀態(tài)機(jī)分解成子狀態(tài)機(jī)的實(shí)現(xiàn)方式。設(shè)計(jì)了位流分解狀態(tài)機(jī),該方式不僅可以簡(jiǎn)化設(shè)計(jì)流程還可降低解碼器功耗的34%。最后,在XC500VFX200t平臺(tái)上使用ISE13.2自帶的綜合工具對(duì)解碼器進(jìn)行綜合仿真。解碼器的實(shí)現(xiàn)需要占用FPGA約5%的寄存器資源、21%左右的查找表資源、最大動(dòng)態(tài)功耗為157mW、數(shù)據(jù)吞吐率為960K、最高運(yùn)行頻率為216MHz。將整個(gè)解碼器置于50MHz的工作條件下進(jìn)行分析,結(jié)果表明,解碼一個(gè)宏塊需要577個(gè)時(shí)鐘周期。對(duì)于4CIF(704*576@30fps)格式的H.264Baseline級(jí)別視頻數(shù)據(jù),只需工作在27.4MHz頻率下即可完成實(shí)時(shí)解碼。綜合分析結(jié)果表明,本設(shè)計(jì)實(shí)現(xiàn)能夠完全滿足H.264Baseline的實(shí)時(shí)解碼需求。
[Abstract]:With the rapid development of digital video technology and computer communication technology, video communication has become the focus of research. When the video signal is stored and transmitted, the selection of video codec algorithm is very important. With the improvement of video signal resolution, the real-time performance of video decoding is also very high. Therefore, the design of H.264 real-time decoder is very important, in order to achieve this goal. Select FPGA to complete the design and implementation of the video image decoder. First, this paper describes the development of video coding and decoding standards and H.264 decoding process. Based on the in-depth analysis of H.264 decoding process, the decoder is divided into entropy decoder, transform coefficient decoder, predictive data decoder and block filter. Secondly, the design and optimization of entropy decoder is emphasized, and a two-amplitude entropy decoding architecture based on prediction structure is proposed. In addition, the former detector with high frequency in entropy decoder is optimized, and an implementation structure of non-equilibrium priority former detector is proposed. The experimental results show that the two-amplitude entropy decoder can reduce the operation time by 26% compared with the traditional implementation method. Then, the design and implementation of transform coefficient decoder, predictor and block filter are completed respectively. The transform coefficient decoder is designed with a reconfigurable structure. The predictor is composed of intra-frame prediction and inter-frame prediction, and five-stage pipelining is used for block filter implementation. Then, a bit stream buffer is designed to reduce the frequency of the decoder reading data from the external memory. In addition, the complex state machine is decomposed into sub-state machine for syntax element parsing. A bit stream decomposition state machine is designed, which not only simplifies the design process but also reduces the power consumption of the decoder by 34%. Finally, the integrated simulation of decoder is carried out on the platform of XC500VFX200t using the integrated tool of ISE13.2. The decoder needs about 5% register resource and 21% lookup table resource in FPGA. The maximum dynamic power consumption is 157 MW, the data throughput rate is 960 K, and the highest running frequency is 216 MHz. The whole decoder is analyzed under the working condition of 50MHz. The results show that it takes 577 clock cycles to decode a macro block. For H.264Baseline-level video data in 4CIF (704*576@30fps) format, real-time decoding can be accomplished only at 27.4MHz frequency. The comprehensive analysis results show that this design can fully meet the real-time decoding requirements of H.264Baseline.
【學(xué)位授予單位】：中國(guó)科學(xué)院研究生院(西安光學(xué)精密機(jī)械研究所)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2015
【分類號(hào)】：TN919.81;TN791

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本文編號(hào)：2449198