【摘要】：提供了一種適宜于多通道集成的低功耗、小面積14位125 MSPS流水線模數(shù)轉換器(ADC)。該ADC基于開關電容流水線ADC結構,采用無前端采樣保持放大器、4.5位第一級子級電路、電容逐級縮減和電流模串行輸出技術設計并實現(xiàn)。各級流水線子級電路中所用運算放大器使用改進的"米勒"補償技術,在不增加電流的條件下實現(xiàn)了更大帶寬,進一步降低了靜態(tài)功耗;采用1.75 Gbps串行數(shù)據(jù)發(fā)送器,數(shù)據(jù)輸出接口減少到2個。該ADC電路采用0.18μm 1P5M 1.8 V CMOS工藝實現(xiàn),測試結果表明,該ADC電路在全速采樣條件下對于10.1 MHz的輸入信號得到的SNR為72.5 d BFS,SFDR為83.1 d B,功耗為241 m W,面積為1.3 mm×4 mm。
[Abstract]:Provides a low power consumption, small area 14-bit 125 MSPS pipelined analog-to-digital converter (ADC). For multichannel integration The ADC is based on switched capacitor pipelined ADC structure. It is designed and implemented by sampling and holding amplifier without front-end sampling and holding amplifier, 4.5bit first stage sub-circuit, step by step reduction of capacitance and serial output of current mode. Using the improved "Hans Muller" compensation technique, the operational amplifiers used in the pipeline sub-circuits at all levels can achieve larger bandwidth without increasing the current, and further reduce the static power consumption. Using 1.75 Gbps serial data transmitter, the data output interface is reduced to 2. The ADC circuit is implemented by 0.18 渭 m 1P5M 1.8V CMOS process. The test results show that the SNR of the ADC circuit for the input signal of 10.1 MHz is 72.5 d BFS,SFDR 83.1 dB and the power consumption is 241MW under the condition of full speed sampling. Area 1.3 mm x 4 mm.
【作者單位】： 中國電子科技集團第五十八研究所;黃山學院信息工程學院;西安電子科技大學微電子學院;
【基金】：國家自然科學基金(61474092)資助項目
【分類號】：TN792

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