【摘要】：為進(jìn)一步減少片上系統(tǒng)(System-on-Chip,SoC)測(cè)試耗時(shí)、降低測(cè)試成本,本文結(jié)合異步時(shí)鐘測(cè)試機(jī)制,提出一種基于聚類(lèi)的測(cè)試調(diào)度方法.該方法利用了SoC各測(cè)試的特征以及異步時(shí)鐘測(cè)試的特點(diǎn),對(duì)測(cè)試數(shù)據(jù)進(jìn)行預(yù)處理.在ITC’02基準(zhǔn)SoC集上,將本文方法與未采用異步時(shí)鐘機(jī)制以及基于混合整型線性規(guī)劃模型求解的方法進(jìn)行對(duì)比.結(jié)果表明,本文的方法分別能平均減少測(cè)試耗時(shí)20.39%和5.53%,提升了調(diào)度算法的優(yōu)化效率.并且在功耗約束較強(qiáng)時(shí),最終調(diào)度結(jié)果與耗時(shí)下界僅相差0.9%.
[Abstract]:In order to further reduce the time and cost of on-chip system (System-on-Chip,SoC) testing, this paper proposes a test scheduling method based on clustering combined with asynchronous clock testing mechanism. This method uses the characteristics of SoC test and asynchronous clock test to preprocess the test data. Based on the ITC'02 reference SoC set, the proposed method is compared with the non-asynchronous clock mechanism and the method based on mixed integer linear programming model. The results show that the proposed method can reduce the test time by 20.39% and 5.53% respectively and improve the optimization efficiency of the scheduling algorithm. And when the power constraints are strong, the final scheduling result is only 0.9g different from the time consuming lower bound.
【作者單位】： 同濟(jì)大學(xué)軟件學(xué)院;上海電力學(xué)院計(jì)算機(jī)科學(xué)與技術(shù)學(xué)院;
【基金】：國(guó)家自然科學(xué)基金(No.61432017)
【分類(lèi)號(hào)】：TN47

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本文編號(hào)：2343693