【摘要】：功率MOS器件作為電力電子系統(tǒng)的核心,其研究熱點(diǎn)之一為實(shí)現(xiàn)低功耗。其中,功率MOS的總功耗主要包括靜態(tài)功耗和動(dòng)態(tài)功耗,器件的靜態(tài)功耗主要是通過(guò)導(dǎo)通電阻來(lái)衡量,動(dòng)態(tài)功耗通過(guò)器件的柵漏電容來(lái)衡量。為了降低功率MOS的導(dǎo)通電阻和柵漏電容,本文提出了兩種新型功率MOS器件,并對(duì)其靜態(tài)特性(包括正向?qū)ㄌ匦院湍蛪禾匦?、動(dòng)態(tài)特性及可行的工藝實(shí)現(xiàn)方案進(jìn)行了研究。仿真結(jié)果表明,兩種新結(jié)構(gòu)極大地改善了器件的性能,在保證器件耐壓的同時(shí)顯著地降低了器件的功耗。1.提出一種具有分離柵的超低比導(dǎo)通電阻和超低動(dòng)態(tài)損耗功率FINFET器件。該結(jié)構(gòu)的特征為具有鰭型柵和分離柵,鰭型柵從三個(gè)維度包圍P-well區(qū)域,與源電位電氣連接的分離柵設(shè)置在漂移區(qū)的兩側(cè)并且與漂移區(qū)用楔形的氧化層隔離開。第一,鰭型柵結(jié)構(gòu)增大了溝道的寬度、調(diào)制了電流的分布,因而降低了器件的比導(dǎo)通電阻、提高了器件的跨導(dǎo)。第二,分離柵結(jié)構(gòu)減小了器件柵漏交疊,因此柵漏電容和開關(guān)損耗也極大地降低。第三,分離柵結(jié)構(gòu)作為源場(chǎng)板輔助漂移區(qū)的耗盡,從而提高了器件的漂移區(qū)摻雜濃度,進(jìn)而進(jìn)一步降低器件的比導(dǎo)通電阻。第四,分離柵結(jié)構(gòu)作為源場(chǎng)板,調(diào)制了源端和漏端的高電場(chǎng),使漂移區(qū)的電場(chǎng)分布更均勻,從而保證了器件的耐壓。仿真結(jié)果顯示,在保持80V級(jí)別的耐壓下,提出的新結(jié)構(gòu)與常規(guī)結(jié)構(gòu)和常規(guī)超結(jié)器件相比,導(dǎo)通電阻分別下降了60%和47%。同時(shí),新結(jié)構(gòu)的柵漏電荷與沒(méi)有分離柵的結(jié)構(gòu)相比下降了55%。2.提出了一種具有電荷積累層的超低比導(dǎo)通電阻VDMOS器件。結(jié)構(gòu)特征為具有一直延伸到漏端的延伸柵結(jié)構(gòu),且延伸柵中包含兩個(gè)PN結(jié)。一方面,在正向?qū)顟B(tài),在延伸柵的兩側(cè)壁形成電子積累層,從而引入兩條從源端到漏端的低阻電流通路。這種形成的電流通路不僅極大地降低器件的導(dǎo)通電阻,而且還使得器件的導(dǎo)通電阻對(duì)漂移區(qū)摻雜濃度的依賴減弱。另一方面,在耐壓狀態(tài)下,延伸柵內(nèi)部的N條會(huì)耗盡漂移區(qū)的N條,從而使得器件的漂移區(qū)摻雜濃度提高,進(jìn)一步降低器件的導(dǎo)通電阻。特別需要說(shuō)明,延伸柵內(nèi)部的兩個(gè)PN結(jié)具有十分重要的作用。在正向?qū)顟B(tài),其中一個(gè)PN結(jié)反偏承受器件的柵漏之間的電壓,減小了柵的泄漏電流;在耐壓狀態(tài)下,另一個(gè)PN結(jié)承受漏與柵之間的高電壓,保證了器件具有高的擊穿電壓。由于器件延伸柵一直延伸到器件的漏端,所以新結(jié)構(gòu)具有較大的柵漏電容,導(dǎo)致開關(guān)特性的退化,所以新結(jié)構(gòu)適合運(yùn)用于中頻和低頻應(yīng)用范圍。仿真結(jié)果表明,新結(jié)構(gòu)與常規(guī)超結(jié)器件相比,在保持800V級(jí)別的耐壓時(shí),比導(dǎo)通電阻下降了80%。
[Abstract]:As the core of power electronic system, power MOS device is one of the research hotspots to realize low power consumption. Among them, the total power consumption of power MOS mainly includes static power consumption and dynamic power consumption, the static power consumption of the device is mainly measured by on-resistance, and the dynamic power consumption is measured by the gate leakage capacitance of the device. In order to reduce the on-resistance and gate leakage capacitance of power MOS, two new types of power MOS devices are proposed in this paper. The static characteristics (including forward on-on characteristics and voltage-resistant characteristics), dynamic characteristics and feasible process implementation schemes are studied. The simulation results show that the two new structures can greatly improve the performance of the device and reduce the power consumption of the device significantly while maintaining the voltage resistance of the device. An ultra-low specific on-resistance and ultra-low dynamic loss power FINFET device with separation gate is proposed. The structure is characterized by having a fin gate and a separation gate. The fin gate surrounds the P-well region from three dimensions. The separation gate electrically connected with the source potential is arranged on both sides of the drift region and separated from the drift region by a wedge oxide layer. First, the fin gate structure increases the channel width and modulates the current distribution, thus reducing the specific on-resistance of the device and increasing the transconductance of the device. Secondly, the gate leakage and the switching loss are greatly reduced by the separation gate structure. Thirdly, the separation gate structure is used as the depletion of the source field-assisted drift region, thus increasing the doping concentration in the drift region of the device, and further reducing the specific on-resistance of the device. Fourth, the separation gate structure acts as the source field plate, modulates the high electric field at the source and drain ends, and makes the electric field distribution in the drift region more uniform, thus ensuring the voltage resistance of the device. The simulation results show that the on-resistance of the new structure is reduced by 60% and 47%, respectively, compared with the conventional structure and the conventional overjunction device. At the same time, the gate leakage charge of the new structure is 55. 2% lower than that of the structure without separate gate. An ultra-low specific on-resistance VDMOS device with charge accumulation layer is proposed. The structure is characterized by an extended gate structure with an extended gate extending to the leakage end and two PN junctions in the extended gate. On the one hand, an electron accumulation layer is formed on both sides of the extended gate in the positive guide state, thus introducing two low-resistance current paths from the source to the drain. The resulting current path not only greatly reduces the on-resistance of the device, but also weakens the dependence of the on-resistance of the device on the doping concentration in the drift region. On the other hand, in the voltage-resistant state, the N strip inside the extended gate will exhaust the N strip in the drift region, thus increasing the doping concentration in the drift region of the device and further reducing the on-resistance of the device. In particular, the two PN junctions within the extended gate play a very important role. In the positive-guide state, one of the PN junctions inversely deflects the voltage between the gate leaks, thus reducing the gate leakage current, while in the voltage-tolerant state, the other PN junction withstands a high voltage between the drain and the gate, which ensures the device has a high breakdown voltage. Because the extended gate of the device extends to the leakage end of the device, the new structure has a large gate leakage capacitance, which leads to the degradation of the switching characteristics, so the new structure is suitable for use in if and low frequency applications. The simulation results show that compared with the conventional overjunction devices, the new structure decreases the on-resistance by 80% when the voltage is maintained at 800V level.
【學(xué)位授予單位】：電子科技大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2017
【分類號(hào)】：TN386.1

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本文編號(hào)：2277504