【摘要】：目前國(guó)內(nèi)各種電子產(chǎn)品需求飛速增長(zhǎng),每年對(duì)集成電路芯片的需求量成幾何增長(zhǎng),隨著各類電子產(chǎn)品的數(shù)碼化和大容量化,對(duì)芯片的需求還將大幅增長(zhǎng)。這使得集成電路芯片的出貨量大幅增長(zhǎng),也就需要廠商在相同的時(shí)間內(nèi)提供更多的成品,從而對(duì)集成電路的設(shè)計(jì)、生產(chǎn)和測(cè)試提出了更高的要求。本文圍繞集成電路測(cè)試環(huán)節(jié),提出了以封裝半成品集成電路為對(duì)象的條狀并行測(cè)試的新方法,此方法以提高測(cè)試生產(chǎn)效率以及降低測(cè)試成本為目的。通過對(duì)條狀測(cè)試的原理分析,總結(jié)條狀測(cè)試對(duì)硬件設(shè)備的要求,以及測(cè)試軟件環(huán)境設(shè)置的方式,生產(chǎn)環(huán)節(jié)中的疑難問題解決等,探討出適合條狀并行測(cè)試的方法和流程。并且把這種嶄新的測(cè)試方法導(dǎo)入的測(cè)試量產(chǎn)當(dāng)中,本次課題涉及的主要研究?jī)?nèi)容包括：1、封裝半成品集成電路條狀并行測(cè)試條件的研究制定：通過對(duì)整個(gè)條狀并行測(cè)試過程的研究,特別是條狀并行測(cè)試方式與傳統(tǒng)單顆測(cè)試方式在生產(chǎn)效率上的分析比較,制定最適合條狀并行測(cè)試的條件。2、封裝半成品集成電路條狀并行測(cè)試測(cè)試流程制定：通過對(duì)2種不同類型的封裝類型,小外形集成電路封裝(SOP)與方形扁平無(wú)引腳封裝(QFN)制定出不同封裝類型所需的條狀測(cè)試的封裝測(cè)試流程,創(chuàng)新性的提出了在小外形集成電路(SOP)封裝類型中增加引腳分離制程(Trim)與方形扁平無(wú)引腳(QFN)封裝類型中增加半切割制程(Half-cut)的新方法。3、封裝半成品集成電路條狀并行測(cè)試環(huán)境搭建和測(cè)試方法實(shí)施：結(jié)合實(shí)際生產(chǎn)環(huán)境,搭建相應(yīng)的軟硬件測(cè)試環(huán)境,并基于此提出條狀并行測(cè)試的方式方法。4、封裝半成品集成電路條狀并行測(cè)試結(jié)果分析：提出測(cè)試結(jié)果判斷方法、最終的成品篩選,識(shí)別方式等,針對(duì)每一制程,指定實(shí)驗(yàn)方法,確定可行性,形成完整方案并應(yīng)用于實(shí)際生產(chǎn)中針對(duì)封裝半成品集成電路的條狀并行測(cè)試的新方法,突破了傳統(tǒng)意義上的封裝結(jié)束后再進(jìn)行成品測(cè)試的模式,創(chuàng)新性的提出了半成品集成電路的測(cè)試模式,在封裝的塑封制程完成之后,不是進(jìn)行印字與切割而是進(jìn)行引腳分離(Trim),進(jìn)而可以實(shí)現(xiàn)產(chǎn)品在框架上進(jìn)行電性測(cè)試。突破了傳統(tǒng)成品測(cè)試必須進(jìn)行單顆測(cè)試的模,實(shí)現(xiàn)了真正意義上的大規(guī)模測(cè)試,極大的提高了產(chǎn)品生產(chǎn)在規(guī)模化過程中的測(cè)試效率,可滿足芯片短時(shí)間面市及大供貨量的要求。
[Abstract]:At present, the demand for all kinds of electronic products in our country is increasing rapidly, and the demand for integrated circuit chips becomes geometric growth every year. With the digitalization and large capacity of all kinds of electronic products, the demand for chips will also increase substantially. As a result, the quantity of IC chips has increased greatly, which requires manufacturers to provide more finished products in the same time, thus putting forward higher requirements for IC design, production and testing. In this paper, a new method of strip parallel testing based on encapsulating semi-finished integrated circuits is proposed, which aims to improve the test production efficiency and reduce the test cost. Based on the analysis of the principle of strip testing, this paper summarizes the requirements of strip testing for hardware equipment, the way of setting up the test software environment, and the solution of difficult problems in production, and discusses the methods and flow chart suitable for strip parallel testing. And to import this new test method into the test production, The main research contents of this topic include: 1, the development of strip parallel test conditions for packaging semi-finished integrated circuits: through the research of the whole strip parallel testing process, In particular, the analysis and comparison of the production efficiency between the strip parallel test method and the traditional single test method, Develop the most suitable conditions for strip parallel testing. 2. Package the process of strip parallel testing for semi-finished integrated circuits: through two different types of packaging, The small shape integrated circuit package (SOP) and the square flat pin free package (QFN) develop the package test flow of the different packaging type required by the strip test. A new method of adding pin separation process (Trim) and square flat pin free (QFN) package type to (SOP) package type of small shape integrated circuit and adding half cut process (Half-cut) to the package type of square flat pin free (QFN) are proposed. 3, in order to package semi finished integrated circuit strip parallel, this paper proposes a new method of adding half cut process (Half-cut) to the package type of small shape integrated circuit. Test environment construction and test method implementation: combined with actual production environment, Build the corresponding software and hardware test environment, and based on this, put forward the method of strip parallel testing. 4, package the semi-finished integrated circuit strip parallel test results analysis: put forward the test result judgment method, the final product screening, the identification method and so on. For each process, the experimental method is specified, the feasibility is determined, the complete scheme is formed and applied to the new method of strip parallel testing for packaging semi-finished integrated circuits in actual production. Breaking through the traditional mode of testing finished product after packaging, innovatively putting forward the test mode of semi-finished IC, after the packaging process is finished, Instead of printing and cutting, a pin separation (Trim), can be used to test the electrical properties of the product on the frame. It breaks through the model that traditional finished product testing must carry out single test, realizes the real large-scale test, greatly improves the testing efficiency in the large-scale process of product production, and can meet the demand of short time market and large supply quantity of chip.
【學(xué)位授予單位】：上海交通大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2015
【分類號(hào)】：TN407

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本文編號(hào)：2254061