發(fā)布時間：2018-09-19 05:51

【摘要】：隨著半導(dǎo)體技術(shù)的不斷發(fā)展,作為大型集成電路基本單元的金屬氧化物半導(dǎo)體場效應(yīng)晶體管的尺寸在逐漸地按比例縮小,換句話說就是MOSFET中的半導(dǎo)體結(jié)的距離越來越短,現(xiàn)在已經(jīng)達(dá)到幾十納米甚至幾納米。器件尺寸縮小的主要目的是為了增加集成電路的集成度,但是這樣會使器件工藝制造過程面臨巨大的挑戰(zhàn),同時也會給器件性能帶來一些難以避免的負(fù)面影響。由于原子擴(kuò)散和自然統(tǒng)計(jì)分布,在幾十納米甚至幾納米的距離內(nèi)制造出半導(dǎo)體結(jié)是相當(dāng)困難的,它需要進(jìn)行的熱預(yù)算以及超高的退火技術(shù)幾乎難以實(shí)現(xiàn);溝道長度縮小會帶來嚴(yán)重的短溝道效應(yīng),會對器件性能造成嚴(yán)重的影響。為了解決納米級尺寸下MOSFET遇到的一系列難以克服的難題,許多科研團(tuán)隊(duì)開始研究無結(jié)場效應(yīng)晶體管并提出了許多新型結(jié)構(gòu)的無結(jié)半導(dǎo)體器件。論文就是對新型無結(jié)場效應(yīng)晶體管的研究,其中包括I形柵無結(jié)場效應(yīng)晶體管和U溝道無結(jié)場效應(yīng)晶體管。論文所提出的I形柵以及U溝道無結(jié)場效應(yīng)晶體管的最基本模型是簡單無結(jié)場效應(yīng)晶體管,其導(dǎo)通原理相當(dāng)于一個柵控電阻。因?yàn)闊o結(jié)場效應(yīng)晶體管的溝道與源漏區(qū)均是同種物質(zhì)且均勻摻雜,所以它的體內(nèi)不存在任何金屬結(jié),這不僅可以避免器件在制造工藝上遇到的難題,而且可以有效的抑制短溝道效應(yīng);I形柵無結(jié)場效應(yīng)晶體管是對普通無結(jié)場效應(yīng)晶體管柵極形狀進(jìn)行的一種優(yōu)化結(jié)果,與普通無結(jié)場效應(yīng)晶體管相比,具有更加優(yōu)越的電學(xué)性能。而U溝道無結(jié)場效應(yīng)晶體管是繼對一般平面無結(jié)場效應(yīng)晶體管的大量研究之后所推出的新型結(jié)構(gòu)。U溝道無結(jié)場效應(yīng)晶體管與普通無結(jié)晶體管相比,在結(jié)構(gòu)上多出了兩個垂直于水平溝道的部分,這樣設(shè)計(jì)結(jié)構(gòu)的優(yōu)點(diǎn)在于,在芯片面積不變的情況下,器件的有效溝道的長度會變大,從而在深納米級尺寸下可以進(jìn)一步減小器件對短溝道效應(yīng)的敏感程度;通過調(diào)節(jié)垂直部分的高度還可以有效的減小GIDL以及GISL電流。論文使用SILVACO TCAD半導(dǎo)體仿真軟件對新型結(jié)構(gòu)的無結(jié)場效應(yīng)晶體管進(jìn)行仿真模擬,并通過改變器件各項(xiàng)參數(shù)來確定各個參數(shù)變化對晶體管性能造成的不同影響,分析數(shù)據(jù)并結(jié)合器件基本原理以解釋仿真得到的基本電學(xué)特性結(jié)果,從而最大化得到對應(yīng)尺寸下的性能最優(yōu)的I形柵或U溝道無結(jié)場效應(yīng)晶體管,為以后同類晶體管的應(yīng)用發(fā)展做出有利的基礎(chǔ)準(zhǔn)備。
[Abstract]:With the continuous development of semiconductor technology, the size of metal oxide semiconductor field effect transistors, which are the basic units of large integrated circuits, is gradually shrinking proportionally. In other words, the distance between semiconductor junctions in MOSFET is getting shorter and shorter. It has now reached tens of nanometers or even a few nanometers. The main purpose of device size reduction is to increase the integration of integrated circuits, but this will make the process of device manufacturing face great challenges, but also will bring some unavoidable negative effects on the device performance. Due to atomic diffusion and natural statistical distribution, it is very difficult to fabricate semiconductor junctions in tens of nanometers or even several nanometers, and it is difficult to achieve the thermal budget and ultra-high annealing technology. The shortening of channel length will bring about serious short channel effect and will seriously affect the performance of the device. In order to solve a series of difficult problems encountered by MOSFET in nanoscale size, many researchers have begun to study the junction free field effect transistors (FET) and have proposed a number of novel structures of uncoupled semiconductor devices. In this paper, we study the novel junction free field effect transistors, including I gate non junction field effect transistors and U channel non junction field effect transistors. The most basic model of I-gate and U-channel non-junction field-effect transistor proposed in this paper is simple no-junction field-effect transistor, whose principle of conduction is equivalent to that of a gate controlled resistor. Because the channels and drain areas of the junction free field effect transistors are homogenous and uniformly doped, there are no metal junctions in the transistors, which can not only avoid the difficulties encountered in the fabrication process of the devices. Moreover, it can effectively suppress the short channel effect / I gate field effect transistor. It is an optimization result of the gate shape of the common non junction field effect transistor. Compared with the common non junction field effect transistor, it has better electrical performance. The U-channel non-junction field-effect transistor is a new structure developed after a lot of research on the general planar non-junction field effect transistor. The U-channel non-junction field effect transistor is compared with the ordinary non-junction transistor. Two more parts perpendicular to the horizontal channel are added to the structure, so the advantage of the design is that the effective channel length of the device becomes larger when the chip area is constant. Thus the sensitivity of the device to the short channel effect can be further reduced under the deep nanoscale size, and the GIDL and GISL currents can be effectively reduced by adjusting the height of the vertical part. In this paper, the SILVACO TCAD semiconductor simulation software is used to simulate the novel junction free field effect transistor, and by changing the device parameters to determine the different effects of each parameter on the performance of the transistor. By analyzing the data and combining the basic principle of the device to explain the basic electrical characteristics obtained by simulation, we can maximize the performance of I-gate or U-channel field-effect transistor without junction under the corresponding size. For the future development of similar transistors to make a favorable foundation for the development.
【學(xué)位授予單位】：沈陽工業(yè)大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2017
【分類號】：TN386

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本文編號：2249231