【摘要】：高速數(shù)據(jù)采集與實(shí)時(shí)存儲(chǔ)技術(shù)廣泛應(yīng)用于科學(xué)研究和軍事電子信息系統(tǒng)中。在雷達(dá)信號(hào)的獲取和處理等應(yīng)用中,對(duì)數(shù)據(jù)采集與存儲(chǔ)系統(tǒng)的采集存儲(chǔ)帶寬和容量要求也越來越高。傳統(tǒng)的存儲(chǔ)方式和存儲(chǔ)介質(zhì)已經(jīng)不能滿足高速海量存儲(chǔ)的要求,在這種情況下,如果能夠?qū)Σ杉降臄?shù)據(jù)進(jìn)行實(shí)時(shí)的無損壓縮,就可以有效地減少存儲(chǔ)時(shí)的數(shù)據(jù)量,使得高速數(shù)據(jù)流可以被實(shí)時(shí)存儲(chǔ)下來,方便科研人員進(jìn)一步分析處理。本文在常用壓縮編碼算法的基礎(chǔ)上,考慮高速數(shù)據(jù)采集和存儲(chǔ)的應(yīng)用場(chǎng)合,基于LZW算法,在字典模塊的快速存取和本身結(jié)構(gòu)方面,對(duì)壓縮編碼算法進(jìn)行了改進(jìn)。設(shè)計(jì)了哈希函數(shù)用于字典模塊的快速存取,并對(duì)耗時(shí)最大的字典模塊進(jìn)行并行化改進(jìn),利用硬件對(duì)算法進(jìn)行并行加速,達(dá)到對(duì)高速數(shù)據(jù)量進(jìn)行實(shí)時(shí)壓縮的目的。隨后,本文基于Verilog硬件描述語言對(duì)該壓縮編碼算法進(jìn)行硬件優(yōu)化與實(shí)現(xiàn),并利用Xilinx Kintex7 FPGA對(duì)算法進(jìn)行仿真、驗(yàn)證和測(cè)試。算法實(shí)測(cè)結(jié)果表明,本算法在33MHz的系統(tǒng)主頻下,實(shí)現(xiàn)了275.4Mbps的數(shù)據(jù)吞吐量,壓縮比在20%到50%之間。證明該數(shù)據(jù)壓縮方法是切實(shí)可行的。最后,對(duì)課題進(jìn)行了總結(jié),提出了算法存在的一些缺點(diǎn),并明確了進(jìn)一步研究的方向。
[Abstract]:High-speed data acquisition and real-time storage are widely used in scientific research and military electronic information systems. In radar signal acquisition and processing applications, the acquisition and storage bandwidth and capacity of the data acquisition and storage system are more and more demanding. Traditional storage methods and storage media can not meet the requirements of high-speed mass storage, in this case, if the collected data can be real-time lossless compression, it can effectively reduce the amount of data stored. So that the high-speed data stream can be stored in real-time, for further analysis and processing. Based on the commonly used compression coding algorithms and the application of high-speed data acquisition and storage, based on the LZW algorithm, the compression coding algorithm is improved in terms of the fast access of dictionary module and its own structure. The hash function is designed for the fast access of dictionary module, and the parallelization of the dictionary module is improved, and the algorithm is accelerated by hardware to achieve the purpose of real-time compression of high speed data. Then, this paper optimizes and implements the compression coding algorithm based on Verilog hardware description language, and simulates, verifies and tests the algorithm with Xilinx Kintex7 FPGA. The experimental results show that the algorithm achieves the data throughput of 275.4Mbps in the main frequency of 33MHz system, and the compression ratio is between 20% and 50%. It is proved that this data compression method is feasible. Finally, the paper summarizes the problem, puts forward some shortcomings of the algorithm, and clarifies the direction of further research.
【學(xué)位授予單位】：國(guó)防科學(xué)技術(shù)大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2015
【分類號(hào)】：TN791;TP301.6

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中國(guó)博士學(xué)位論文全文數(shù)據(jù)庫 前2條

1 張O，

本文編號(hào)：2201911