【摘要】：模數(shù)轉(zhuǎn)換器(ADC:Analog-to-Digital Converter)作為信號(hào)鏈路中必不可少的一個(gè)模塊單元,被廣泛應(yīng)用在各種片上系統(tǒng)中。此外,在無線傳感網(wǎng)絡(luò)、生命監(jiān)測(cè)和便攜式娛樂等低功耗應(yīng)用場(chǎng)合中,電池的壽命及單次供電持續(xù)時(shí)間也成為一個(gè)亟待解決的問題。隨著工藝特征尺寸的不斷減小,模擬電路的設(shè)計(jì)變得越來越困難。和過采樣(Delta-Sigma)ADC、流水線型模數(shù)轉(zhuǎn)換器(pipeline ADC)相比,逐次逼近型模數(shù)轉(zhuǎn)換器(SAR ADC)由于結(jié)構(gòu)簡(jiǎn)單、功耗低、易于集成等優(yōu)點(diǎn)成為了研究的熱點(diǎn)。本文在理論創(chuàng)新方面主要的工作有:(1)提出了能夠顯著優(yōu)化低功耗逐次逼近型模數(shù)轉(zhuǎn)換器整體功耗的非對(duì)稱電荷補(bǔ)償型開關(guān)時(shí)序,并對(duì)該時(shí)序的開關(guān)功耗、復(fù)位功耗和線性度進(jìn)行了分析。和單調(diào)型開關(guān)時(shí)序相比,該開關(guān)時(shí)序能夠降低93.8%的開關(guān)功耗。如果將復(fù)位功耗考慮在內(nèi),采用該開關(guān)時(shí)序的電容型DAC的總功耗(開關(guān)功耗與復(fù)位功耗之和)將優(yōu)化到18.4%。在電容具有相同匹配精度的前提下,本文提出的非對(duì)稱電荷補(bǔ)償型開關(guān)時(shí)序的最大微分非線性誤差滿足的高斯分布的方差僅僅是單調(diào)型開關(guān)時(shí)序?qū)?yīng)的最大微分非線性誤差滿足的高斯分布的1/2。通過采用節(jié)能型電荷補(bǔ)償型開關(guān)時(shí)序,基于SMIC0.18-μm CMOS工藝,本文設(shè)計(jì)實(shí)現(xiàn)了一款0.6-V、10位、20kS/s的超低功耗逐次逼近型模數(shù)轉(zhuǎn)換器。測(cè)試結(jié)果顯示,在奈奎斯特輸入條件下,該ADC達(dá)到9.4位的有效位數(shù),功耗僅為38nW。(2)對(duì)工作在弱反型區(qū)的動(dòng)態(tài)鎖存比較器的輸入失調(diào)電壓隨比較器共模輸入電平的變化關(guān)系進(jìn)行了理論推導(dǎo)和仿真驗(yàn)證。根據(jù)理論分析得到的結(jié)果,在0.6-V的電源電壓下,通過對(duì)比較器中晶體管尺寸進(jìn)行優(yōu)化,當(dāng)比較器輸入共模電平從300mV變化到450mV時(shí),輸入失調(diào)電壓的3×σ變化幅度為0.15mV,僅為1/8LSB。(3)對(duì)限制逐次逼近型模數(shù)轉(zhuǎn)換器采樣速度的因素進(jìn)行了分析,通過對(duì)逐次逼近型模數(shù)轉(zhuǎn)換器中電容型DAC的結(jié)構(gòu)進(jìn)行改進(jìn),提出了一種能夠有效改善逐次逼近型模數(shù)轉(zhuǎn)換器采樣速度的新型DAC結(jié)構(gòu)�；赟MIC 65-nm CMOS工藝,本文設(shè)計(jì)了一款1.2-V、10位、300MS/s的低功耗SAR ADC。介于功耗、芯片面積和采樣速度等方面的折衷考慮,該逐次逼近型模數(shù)轉(zhuǎn)換器采用了兩級(jí)子DAC,其中第一級(jí)子DAC精度為5位,第二級(jí)子DAC精度為10位。和傳統(tǒng)逐次逼近型模數(shù)轉(zhuǎn)換器的結(jié)構(gòu)相比,電路規(guī)模僅增加了32個(gè)單位電容和74個(gè)門電路的小規(guī)模數(shù)字邏輯。后仿真結(jié)果顯示,在奈奎斯特輸入條件下,該模數(shù)轉(zhuǎn)換器的有效位數(shù)可達(dá)到9.67位,功耗僅為1.27mW。
[Abstract]:Analog-to-digital converter (ADC:Analog-to-Digital Converter), as a necessary module unit in signal link, is widely used in various on-chip systems. In addition, in wireless sensor networks, life monitoring, portable entertainment and other low-power applications, battery life and single power supply duration has become a problem to be solved. The design of analog circuit becomes more and more difficult with the decreasing of process characteristic size. Compared with over-sampling (Delta-Sigma) ADC and pipelined ADC (pipeline ADC), successive approximation analog-to-digital converter (SAR ADC) has become a hot research area because of its simple structure, low power consumption and easy integration. The main work of this paper is as follows: (1) A series of asymmetric charge compensated switches, which can significantly optimize the overall power consumption of a low power successive approximation type A / D converter, are proposed, and the switching power consumption of the sequence is also discussed. Reset power consumption and linearity are analyzed. Compared with the monotonic switch sequence, the switching sequence can reduce the switching power by 93.8%. If the reset power is taken into account, the total power consumption (the sum of switching power and reset power) of the capacitive DAC using the switch timing will be optimized to 18.4. If the capacitance has the same matching precision, In this paper, the variance of the Gao Si distribution satisfied by the maximum differential nonlinear error of the asymmetric charge compensated switching sequence is only 1 / 2 of the Gao Si distribution satisfied by the maximal differential nonlinear error corresponding to the monotonic switch sequence. Based on the SMIC 0.18- 渭 m CMOS process, an ultra-low power successive approximation analog-to-digital converter is designed and implemented in this paper. The test results show that the ADC reaches a significant number of 9. 4 bits under Nyquist input conditions. (2) the relationship between input offset voltage and common-mode input level of dynamic latch comparator operating in weak inversion region is deduced theoretically and verified by simulation. According to the results of theoretical analysis, by optimizing the size of transistors in comparator at 0.6-V power supply voltage, when the input common-mode level of comparator changes from 300mV to 450mV, The amplitude of 3 脳 蟽 input offset voltage is 0.15 MV, which is only 1 / 8 LSB. (3) the factors that limit the sampling speed of successive approximation analog-to-digital converters are analyzed, and the structure of capacitive DAC in successive approximation analog-to-digital converters is improved. This paper presents a novel DAC structure which can effectively improve the sampling speed of successive approximation A / D converters. Based on SMIC 65-nm CMOS process, this paper designs a low power SAR ADCs with 1. 2-V 10 bits and 300 MS / s. Considering the tradeoff among power consumption, chip area and sampling speed, the successive approximation analog-to-digital converter uses a two-stage sub-DAC, in which the first sub-DAC accuracy is 5 bits and the second stage sub-DAC accuracy is 10 bits. Compared with the structure of the traditional successive approximation analog-to-digital converter, the size of the circuit increases only 32 unit capacitors and 74 gates of the small-scale digital logic. The post-simulation results show that the effective bit number of the ADC can reach 9.67 bits under Nyquist input condition, and the power consumption is only 1.27 MW.
【學(xué)位授予單位】：西安電子科技大學(xué)
【學(xué)位級(jí)別】：博士
【學(xué)位授予年份】：2015
【分類號(hào)】：TN792

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本文編號(hào)：2196473