【摘要】：靜電放電(Electrostatic Discharge,ESD)是日常生活中的常見現(xiàn)象,它與半導體可靠性問題聯(lián)系緊密。在集成電路產(chǎn)業(yè)中,ESD失效在總失效模式中占據(jù)了很大比例,造成了大量的經(jīng)濟損失,隨著工藝線寬的不斷縮小,半導體制造技術(shù)的不斷創(chuàng)新,ESD問題將會更加嚴重,因此研究ESD保護對于提高半導體可靠性非常必要。本文首先介紹了ESD保護的基本理論,闡述了人體模型(HBM)、機器模型(MM)、組件充電模型(CDM)三種ESD放電物理模型以及TLP與電子搶的測試方法。其次介紹了CMOS工藝下常用的保護器件,包括二極管特性曲線分析,反向雪崩擊穿電壓的公式推導;電阻在用作ESD保護時的具體應(yīng)用范例;MOSFET在兩種不同導電模式下的優(yōu)缺點;SCR降低觸發(fā)電壓與維持電壓的方法與原理。隨后基于0.6μm CMOS工藝,對常用ESD保護器件流片實現(xiàn)、TLP測試分析總結(jié)出它們在該工藝下的ESD性能表現(xiàn)。重點針對SCR類保護器件,通過結(jié)構(gòu)優(yōu)化,尺寸調(diào)節(jié)等措施不斷降低觸發(fā)電壓,提高維持電壓;并設(shè)計出一種具有低觸發(fā)電壓的新型GCSCR結(jié)構(gòu),當ESD脈沖來臨時,通過內(nèi)嵌RC網(wǎng)絡(luò)來觸發(fā)開啟NMOS,開啟后的NMOS襯底電流流經(jīng)襯底電阻開啟NPN結(jié)構(gòu),進而開啟SCR。該結(jié)構(gòu)先通過仿真觀察其電勢分布與電流路徑驗證了它的工作原理,流片實現(xiàn)后也表現(xiàn)出不錯的ESD性能。最后介紹了用于板級電路ESD保護的器件TVS及其陣列,介紹了它的應(yīng)用場合以及特性,根據(jù)需求指標,設(shè)計出了三種用于1.8V低壓電路的ESD保護器件。它們都是基于外部輔助電路注入電流從而正向偏置寄生BJT發(fā)射結(jié)開啟SCR,實驗結(jié)果表明,當改變輔助觸發(fā)電路的堆疊二極管或NMOS的個數(shù)和寬度時可以設(shè)計出具有不同觸發(fā)電壓的SCR結(jié)構(gòu),該結(jié)構(gòu)具有很大的設(shè)計靈活性。
[Abstract]:Electrostatic discharge (ESD) is a common phenomenon in daily life, which is closely related to the reliability of semiconductors. In the integrated circuit industry, ESD failure accounts for a large proportion of the total failure mode, resulting in a large number of economic losses. With the continuous reduction of process line width, the continuous innovation of semiconductor manufacturing technology will become more serious. Therefore, it is necessary to study ESD protection for improving semiconductor reliability. In this paper, the basic theory of ESD protection is introduced, and three kinds of ESD discharge physical models of human body model, (HBM), machine model, (MM), module charging model, (CDM), and the test methods of TLP and electron gun are described. Secondly, the common protective devices in CMOS process are introduced, including the analysis of diode characteristic curve and the derivation of the formula of reverse avalanche breakdown voltage. The application of resistance in ESD protection is illustrated by the method and principle of reducing trigger voltage and maintaining voltage in two different conduction modes. Then, based on 0.6 渭 m CMOS process, the ESD performances of ESD protection devices are analyzed and analyzed. Aiming at the SCR protection devices, the trigger voltage is reduced and the maintenance voltage is increased by optimizing the structure and adjusting the dimension, and a new type of GCSCR structure with low trigger voltage is designed. When the ESD pulse comes, a new type of GCSCR structure with low trigger voltage is designed. Through the embedded RC network to trigger the opening of NMOSs, the NMOS substrate current flows through the substrate resistor to open the NPN structure, and then open the NPN structure. The working principle of the structure is verified by observing its potential distribution and current path through simulation, and the ESD performance is also shown after the realization of the wafer. Finally, the device TVS and its array used for ESD protection of board level circuits are introduced. Its application and characteristics are introduced. According to the requirements, three kinds of ESD protection devices for 1.8V low-voltage circuits are designed. Both of them are based on the external auxiliary circuit injection current and thus the forward bias parasitic BJT emission junction is opened. The experimental results show that, When the number and width of stacked diodes or NMOS of the auxiliary trigger circuit are changed, the SCR structure with different trigger voltages can be designed, which has great flexibility in design.
【學位授予單位】：電子科技大學
【學位級別】：碩士
【學位授予年份】：2017
【分類號】：TN40

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本文編號：2164974