【摘要】：提出了一種內(nèi)置于SAR ADC的低功耗DAC,采用不同縮放類型分段組合的方式,明顯減小了芯片占用面積,降低了功耗�；谌A潤(rùn)上華公司的0.35μm CMOS工藝,利用Cadence Spectre仿真工具對(duì)電路進(jìn)行分析,結(jié)果顯示該DAC整體電路的功耗為0.93mW,最大積分非線性(INL)為-0.74LSB,最大微分非線性(DNL)為-0.48LSB,優(yōu)值(FOM)為3.81,版圖的面積為0.086mm~2,很好地滿足了低功耗和小面積的要求。
[Abstract]:This paper presents a low power DAC with SAR ADC , which reduces the footprint of the chip and reduces the power consumption . The results show that the power consumption of the monolithic integrated circuit is 0.93mW , the maximum integral nonlinearity is - 0.74LSB , the maximum differential nonlinearity is - 0.48LSB , the optimal value is 3.81 , the area of the layout is 0.08mm ~ 2 , which can meet the requirement of low power consumption and small area .
【作者單位】： 武漢科技大學(xué)信息科學(xué)與工程學(xué)院;
【基金】：湖北省自然科學(xué)基金資助項(xiàng)目(2011CDB234) 湖北省教育廳科學(xué)技術(shù)研究計(jì)劃重點(diǎn)項(xiàng)目(D20101104)
【分類號(hào)】：TN792

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本文編號(hào)：2130979