本文選題：現(xiàn)場可編程門陣列 + 技術(shù)映射　； 參考：《西安電子科技大學(xué)》2015年碩士論文

【摘要】：技術(shù)映射的任務(wù)是將一個電路的門級網(wǎng)表轉(zhuǎn)換成采用FPGA芯片內(nèi)部LUT實現(xiàn)的LUT網(wǎng)表,它是FPGA CAD流程中的重要一環(huán),包含邏輯優(yōu)化與結(jié)構(gòu)優(yōu)化兩個部分。邏輯優(yōu)化的主要目標(biāo)是對電路進行分解,使得電路能夠滿足FPGA芯片內(nèi)部LUT k-輸入的要求;結(jié)構(gòu)優(yōu)化的主要目標(biāo)是將電路轉(zhuǎn)換為LUT網(wǎng)絡(luò)。目前,現(xiàn)有的邏輯優(yōu)化算法運行效率并不理想,而現(xiàn)有的結(jié)構(gòu)優(yōu)化算法在電路延時、面積以及算法運行效率方面仍有提高的空間。本文針對技術(shù)映射的兩個部分,分別提出了相應(yīng)的改進算法。邏輯優(yōu)化部分,本文以ROBDD為基礎(chǔ),對規(guī)模不同的電路采用不同的ROBDD表示方法:對于大規(guī)模電路,為了減少內(nèi)存的開銷,保證算法正常執(zhí)行,選擇Local ROBDD對電路進行描述,對于小規(guī)模電路,選擇Global ROBDD對電路進行描述,提高邏輯優(yōu)化的效率。在電路表示完成后,利用ROBDD中的域節(jié)點以及域操作對電路進行分解,使得電路能夠滿足FPGA內(nèi)部LUT k-輸入的要求。結(jié)構(gòu)優(yōu)化部分,本文提出了一種以延時、面積和效率為優(yōu)化目標(biāo)的基于迭代的啟發(fā)式結(jié)構(gòu)優(yōu)化算法,主要包含三部分:劃分產(chǎn)生、劃分選擇和LUT覆蓋。劃分產(chǎn)生通過動態(tài)規(guī)劃的思想,快速為電路中的每一個節(jié)點產(chǎn)生所有k-可行劃分,劃分的選擇是一個迭代的過程,它包含向前遍歷和向后遍歷,向前遍歷根據(jù)優(yōu)化目標(biāo)為每一個節(jié)點選擇最優(yōu)劃分,而向后遍歷則選擇合適的節(jié)點作為LUT的根節(jié)點,通過多次向前遍歷向與后遍歷的迭代,最終選出最優(yōu)的劃分集。LUT覆蓋則是采用劃分選擇的結(jié)果,利用FPGA芯片內(nèi)部的LUT實現(xiàn)對電路的覆蓋,最終形成LUT網(wǎng)絡(luò)。實驗結(jié)果表明,本文提出的技術(shù)映射算法在電路的延時面積以及算法運行效率上都取得明顯提升。
[Abstract]:The task of technology mapping is to convert the gate network table of a circuit into a LUT network table implemented by the LUT inside the FPGA chip. It is an important link in the FPGA CAD process, which includes two parts: logic optimization and structure optimization. The main goal of logic optimization is to decompose the circuit to satisfy the requirement of LUT k- input in FPGA chip, and the main goal of structure optimization is to convert the circuit to LUT network. At present, the running efficiency of the existing logic optimization algorithms is not ideal, but the existing structural optimization algorithms still have room for improvement in circuit delay, area and efficiency. In this paper, the corresponding improved algorithms are proposed for the two parts of the technology mapping. In the part of logic optimization, based on ROBDD, different ROBDD representation methods are adopted for circuits with different scales. For large scale circuits, in order to reduce the memory cost and ensure the normal execution of the algorithm, Local ROBDD is selected to describe the circuit. For small scale circuits, Global ROBDD is chosen to describe the circuits to improve the efficiency of logic optimization. After the circuit representation is completed, the domain node and domain operation in ROBDD are used to decompose the circuit, so that the circuit can meet the requirements of LUT k- input in FPGA. In the structural optimization part, an iterative heuristic structure optimization algorithm based on delay, area and efficiency is proposed, which consists of three parts: partition generation, partition selection and LUT coverage. Partition is generated by the idea of dynamic programming, and all k- feasible partition is generated for each node in the circuit quickly. The selection of partition is an iterative process, which includes forward traversal and backward traversal. Forward traversal selects the optimal partition for each node according to the optimization goal, while backward traversal selects the appropriate node as the root node of LUT. Finally, the optimal partition set. LUT coverage is chosen as the result of partition selection. The LUT in FPGA chip is used to cover the circuit, and finally the LUT network is formed. The experimental results show that the proposed technique mapping algorithm has achieved a significant improvement in both the circuit delay area and the efficiency of the algorithm.
【學(xué)位授予單位】：西安電子科技大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2015
【分類號】：TN791

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