本文選題：高壓半橋驅(qū)動(dòng)芯片 + 高壓電平移位電路��； 參考：《東南大學(xué)》2016年碩士論文

【摘要】：高壓半橋驅(qū)動(dòng)芯片,由于其具有高可靠性、低成本、智能化等優(yōu)點(diǎn),在白色家電、電動(dòng)交通工具、中小功率工業(yè)設(shè)備等領(lǐng)域獲得了廣泛應(yīng)用。高壓電平移位技術(shù)作為高壓半橋驅(qū)動(dòng)芯片的核心技術(shù)之一,其電路特性將直接影響到半橋驅(qū)動(dòng)芯片的工作性能(傳輸延時(shí)、靜態(tài)功耗等)和噪聲抑制能力(dV/dt噪聲及VS負(fù)偏壓)。因此,對(duì)高壓電平移位電路的傳輸特性及可靠性進(jìn)行系統(tǒng)研究具有重要意義。本文重點(diǎn)分析了半橋驅(qū)動(dòng)芯片電平移位技術(shù),對(duì)dV/dt噪聲、VS負(fù)偏壓的產(chǎn)生機(jī)理及抑制技術(shù)進(jìn)行了分析,指出了縮短傳輸延時(shí)與提升芯片抗噪可靠性的矛盾,提出了一種有源負(fù)載的高壓電平移位技術(shù),通過(guò)負(fù)載阻值的自適應(yīng)設(shè)計(jì),既可以降低噪聲在負(fù)載上的電壓降,又可以有效地降低LDMOS漏端的傳輸電壓,進(jìn)而降低了負(fù)載噪聲、提高了高壓電平移位電路的VS負(fù)壓承受能力；其次,分析了高壓半橋驅(qū)動(dòng)芯片的延時(shí)特性,指出高側(cè)通道中的高壓電平移位電路和噪聲濾波電路是傳輸延時(shí)的主要來(lái)源,采用了一種全差分遲滯比較結(jié)構(gòu)的噪聲濾波電路,不僅有效地降低了傳輸延時(shí),而且有效濾除了dV/dt噪聲,最終提升了芯片的抗噪可靠性�；谌A潤(rùn)上華的700V 1μm Bipolar-CMOS-DMOS (BCD)工藝,設(shè)計(jì)了一款采用新型高壓電平移位電路的高壓半橋驅(qū)動(dòng)芯片,并進(jìn)行測(cè)試。測(cè)試結(jié)果表明：采用本文高壓電平移位電路的半橋驅(qū)動(dòng)芯片,dV/dt噪聲能力高達(dá)85V/ns,在15V電壓下VS負(fù)偏壓能力達(dá)到-10.54V,高側(cè)通道傳輸延時(shí)約93ns。
[Abstract]:Because of its high reliability, low cost and intelligence, high voltage half bridge drive chip has been widely used in white appliances, electric vehicles, medium and small power industrial equipment and so on. As one of the core technologies of high-voltage half-bridge drive chip, the characteristics of high-voltage translation technology will directly affect the performance (transmission delay, static power consumption, etc.) and the noise suppression ability of DV / DT noise and vs negative bias. Therefore, it is of great significance to study the transmission characteristics and reliability of high voltage transposition circuit. In this paper, the level shift technology of half-bridge drive chip is analyzed, and the mechanism and suppression technology of the negative bias voltage of DV / DT noise are analyzed, and the contradiction between shortening the transmission delay and enhancing the reliability of anti-noise of the chip is pointed out. In this paper, a novel high voltage translation technique for active load is proposed. Through the adaptive design of load resistance, the voltage drop of noise on the load can be reduced, and the transmission voltage of LDMOS leakage can be reduced effectively, and then the load noise can be reduced. Secondly, the delay characteristics of the high voltage half-bridge drive chip are analyzed, and it is pointed out that the high voltage translation circuit and the noise filter circuit are the main sources of transmission delay. A noise filtering circuit with fully differential hysteresis comparison structure is adopted, which not only effectively reduces the transmission delay, but also effectively filters out the DV / DT noise, and finally improves the anti-noise reliability of the chip. Based on the 700V 1 渭 m Bipolar-CMOS-DMOS BCDC process, a novel high voltage half-bridge drive chip with a high voltage translation position circuit is designed and tested. The test results show that the half-bridge drive chip based on the high voltage translation circuit has a noise capacity of 85 V / N / DT, a negative bias capacity of -10.54 V at a 15V voltage, and a high side channel transmission delay of about 93ns.The results show that the noise capacity of the half-bridge drive chip is as high as 85V / ns, and the negative bias capacity of the voltage is -10.54V at 15V voltage.
【學(xué)位授予單位】：東南大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2016
【分類(lèi)號(hào)】：TN402

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本文編號(hào)：2038834