本文選題：SRAM + 存儲器內(nèi)建自測試�。� 參考：《西安電子科技大學(xué)》2015年碩士論文

【摘要】：深亞微米工藝技術(shù)的不斷發(fā)展和人們對數(shù)據(jù)存儲需求的不斷提高,共同促進(jìn)了存儲器技術(shù)的飛速發(fā)展,存儲器的重要性也越發(fā)顯現(xiàn)。這主要表現(xiàn)為嵌入式存儲器在整個SoC系統(tǒng)中的應(yīng)用越來越多,所占比重越來越大。然而,由于嵌入式存儲器往往深嵌在芯片內(nèi)部,與其直接相連的I/O端口很少,很難實(shí)現(xiàn)對嵌入式存儲器的直接控制和觀察,大大增加了測試難度;另一方面,隨著工藝尺寸的縮小,芯片上存儲器密度的增加和存儲器本身的復(fù)雜度不斷提高,使得存儲器不斷出現(xiàn)新的故障類型,測試數(shù)據(jù)越來越龐大,極大的增加了測試成本,原始的測試方法已經(jīng)難以應(yīng)對這些新的挑戰(zhàn)。本文討論的存儲器內(nèi)建自測試技術(shù)恰是專門針對于嵌入式存儲器的一種行之有效的測試技術(shù)。存儲器內(nèi)建自測試技術(shù)主要是通過在待測存儲器外圍加入BIST電路,自動實(shí)現(xiàn)測試數(shù)據(jù)的內(nèi)部生成、向量施加和結(jié)果分析,從而達(dá)到在電路內(nèi)部檢測存儲器故障的目的。存儲器內(nèi)建自測試技術(shù)憑借其操作簡單、覆蓋率高、成本低等優(yōu)點(diǎn)成為目前存儲器測試的主流技術(shù)。本文圍繞SoC中的嵌入式存儲器內(nèi)建自測試技術(shù)主要完成了以下幾項工作:(1)提出了改進(jìn)的March LR測試算法。通過從測試時間、故障覆蓋率和故障覆蓋范圍三個方面對比分析各種存儲器測試算法的優(yōu)劣,得到最優(yōu)測試算法March LR算法。針對March算法無法覆蓋地址內(nèi)字間故障的缺陷,結(jié)合故障模型的相關(guān)理論知識,提出了改進(jìn)的March LR測試算法。改進(jìn)后的算法在保持對原有故障的覆蓋上,增加了對地址內(nèi)位間故障的覆蓋,提高了故障覆蓋范圍和故障覆蓋率。(2)設(shè)計了以SRAM為待測存儲器,以改進(jìn)的March LR算法為測試算法的存儲器內(nèi)建自測試電路。本文對測試電路的各個組成部分進(jìn)行了模塊化設(shè)計,其中詳細(xì)設(shè)計了作為測試算法硬件實(shí)現(xiàn)的內(nèi)建自測試控制器,最后編寫了測試算法自定義文件,應(yīng)用相關(guān)工具進(jìn)行了代碼的生成和插入。(3)設(shè)計了多存儲器的存儲器內(nèi)建自測試電路。在單存儲器內(nèi)建自測電路的基礎(chǔ)上,提出了多存儲器情況下的測試電路設(shè)計方法,集中解決了測試輸入輸出占用引腳信號過多的問題。(4)實(shí)現(xiàn)了單存儲器內(nèi)建自測試電路的仿真與驗(yàn)證。對設(shè)計出的單存儲器自建自測試電路進(jìn)行了仿真驗(yàn)證,并對照波形圖詳細(xì)分析了測試算法的執(zhí)行過程。仿真結(jié)果表明本文設(shè)計的測試算法和MBIST電路可以檢測更多的存儲器故障,達(dá)到了預(yù)期效果。
[Abstract]:With the development of deep submicron technology and the increasing demand for data storage, the rapid development of memory technology is promoted, and the importance of memory becomes more and more obvious. This mainly shows that embedded memory is applied more and more in the whole SoC system, which accounts for more and more. However, because embedded memory is often embedded in the chip and there are few I / O ports directly connected with it, it is difficult to realize the direct control and observation of embedded memory, which greatly increases the difficulty of testing. With the decrease of process size, the increase of memory density on chip and the increasing complexity of memory itself, new fault types appear continuously in memory, and the test data become larger and larger, which greatly increases the cost of testing. The original test method has been difficult to meet these new challenges. The memory built-in self-test technology discussed in this paper is an effective test technique for embedded memory. The technology of memory built-in self-test is mainly by adding BIST circuit to the periphery of the memory to be tested, automatically realizing the internal generation of test data, vector application and result analysis, so as to detect the memory failure inside the circuit. Memory built-in self-test technology has become the mainstream memory testing technology because of its simple operation, high coverage and low cost. In this paper, an improved March LR testing algorithm is proposed, which focuses on the embedded memory built-in self-test technology in SoC. By comparing and analyzing the advantages and disadvantages of various memory test algorithms from three aspects of test time, fault coverage and fault coverage, the optimal test algorithm March LR is obtained. Aiming at the defect that March algorithm can not cover inter-word faults within addresses, an improved March LR testing algorithm is proposed based on the relevant theoretical knowledge of fault model. In order to keep the coverage of the original faults, the improved algorithm increases the coverage of the faults between the addresses, and improves the fault coverage and the fault coverage. (2) the SRAM is designed as the memory to be tested. The improved March LR algorithm is used as the memory of the test algorithm to build self test circuit. In this paper, the modular design of each component of the test circuit is carried out, in which the built-in self-test controller is designed as the hardware implementation of the test algorithm in detail. Finally, the test algorithm custom file is written. The code generation and insertion with related tools are used to design the memory built-in self-test circuit with multi-memory. On the basis of self-test circuit built in single memory, the design method of test circuit with multi-memory is proposed. The problem of too many input / output pin signals is solved in this paper. The simulation and verification of a single memory built-in self-test circuit is realized. The self-built self-test circuit with single memory is simulated and verified, and the execution process of the test algorithm is analyzed in detail compared with the waveform diagram. The simulation results show that the test algorithm and MBIST circuit designed in this paper can detect more memory faults and achieve the desired results.
【學(xué)位授予單位】：西安電子科技大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2015
【分類號】：TN407

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本文編號：2024063