本文選題：H.264 + 基線檔次��； 參考：《北京交通大學(xué)》2015年碩士論文

【摘要】：隨著通信、電子科學(xué)技術(shù)和計算機技術(shù)的發(fā)展,人類進入了多媒體時代。H.264視頻編解碼協(xié)議在其中有著重要地位。而高速度、低功耗的H.264編解碼芯片無疑是其中最重要的一環(huán)。 本文采用SMIC180nm1P6M工藝,設(shè)計了一款H.264基線檔次視頻解碼器。本文主要內(nèi)容包括： 1、研究了視頻壓縮的基本理論以及H.264視頻編解碼協(xié)議,隨后對H.264視頻編解碼標準的關(guān)鍵技術(shù)做了詳細地研究與分析。 2、針對各關(guān)鍵技術(shù)的特點,提出了解碼器工作的流水線和并行結(jié)構(gòu)。隨后設(shè)計了各關(guān)鍵技術(shù)的子模塊,各子模塊內(nèi)部也使用了各自的流水線與并行結(jié)構(gòu)。最后提出了驗證方案,并對整個解碼器進行了功能驗證,功能驗證的結(jié)果表明解碼器能正確的解碼H.264視頻碼流。 3、以smic180nm1P6M工藝,對解碼器的RTL級Verilog HDL代碼進行邏輯綜合與布局布線,并提取參數(shù)、計算延遲,進行布線后仿真。布線后仿真的結(jié)果表明設(shè)計能夠正確解碼H.264視頻碼流。 本文所設(shè)計的解碼器的時鐘頻率為100MHz,可以實時解碼每秒24幀的1920x1080分辨率視頻編碼碼流。在1.98V的工作電壓下,其功耗為151.6mW。最終實現(xiàn)芯片的等效門數(shù)為159K門以及總共20096字節(jié)的SRAM。芯片長寬為1670.24um×1662.88um。
[Abstract]:With the development of communication, electronic science and technology and computer technology, human has entered the multimedia era. H.264 video codec protocol plays an important role in it. The H.264 codec chip with high speed and low power consumption is undoubtedly the most important one. In this paper, a H.264 baseline video decoder is designed using SMIC180nm1P6M technology. The main contents of this paper are as follows: 1. The basic theory of video compression and H.264 video coding and decoding protocol are studied, and then the key technologies of H.264 video coding and decoding standard are studied and analyzed in detail. The pipelining and parallel architecture of the decoder are presented. Then the sub-modules of each key technology are designed, and each sub-module also uses its own pipeline and parallel structure. Finally, the verification scheme is proposed, and the function verification of the whole decoder is carried out. The result of function verification shows that the decoder can correctly decode the H.264 video stream. 3. The RTL level Verilog HDL code of the decoder is logically synthesized and wired in the smic180nm1P6M process. The parameters are extracted, the delay is calculated, and the post-wiring simulation is carried out. The simulation results show that the proposed decoder can decode the H.264 video stream correctly, and the clock frequency of the decoder is 100 MHz, which can decode the 1920x1080 video coding stream of 24 frames per second in real time. At 1.98 V, the power consumption is 151.6 MW. Finally, the equivalent gate number of the chip is 159 K gate and a total of 20096 bytes of SRAM. The length and width of the chip is 1670.24um 脳 1662.88 um.
【學(xué)位授予單位】：北京交通大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2015
【分類號】：TN764

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本文編號：2009079