發(fā)布時間：2018-06-04 18:50

  本文選題：納米CMOS組合電路 + 單粒子瞬態(tài)��； 參考：《國防科學(xué)技術(shù)大學(xué)》2015年博士論文

【摘要】：我國航天科技的飛速發(fā)展,使得空間應(yīng)用抗輻射集成電路的研究已經(jīng)成為學(xué)術(shù)界和工業(yè)界的關(guān)注重點(diǎn)。隨著工藝尺寸的縮減以及時鐘頻率的增加,組合電路中的軟錯誤率已逐漸成為總的軟錯誤率的主要來源。本文針對納米尺度下的組合電路,對其軟錯誤分析、測量及加固技術(shù)展開了深入的研究。主要取得如下幾個方面的研究成果:(1)提出了處理重匯聚問題的SET混合時序傳播算法,并首次獲得了脈沖窄化效應(yīng)對大規(guī)模組合電路軟錯誤率影響的模擬數(shù)據(jù)。通過對粒子入射位置和脈沖窄化效應(yīng)之間的關(guān)系進(jìn)行建模,提出了考慮脈沖窄化效應(yīng)的組合電路軟錯誤率分析方法。模擬結(jié)果表明:脈沖窄化效應(yīng)對軟錯誤率的影響與具體的版圖布局密切相關(guān),對于不同的測試電路,脈沖窄化效應(yīng)可以使其軟錯誤率減少4-16%,當(dāng)采用一種優(yōu)化后的版圖布局結(jié)構(gòu)后,可以使其軟錯誤率進(jìn)一步減少。(2)從敏感區(qū)的角度研究了組合電路中的多SET現(xiàn)象,研究發(fā)現(xiàn)多SET敏感區(qū)的敏感性比單SET敏感區(qū)的敏感性低一個量級之上。提出了基于版圖的簡化多SET敏感區(qū)模型及面積計算方法,基于該模型分析了65 nm工藝下大規(guī)模組合電路中多SET的產(chǎn)生與傳播概率。模擬結(jié)果表明:雖然多SET傳播至末端鎖存器的概率大于單個SET的傳播概率,但是多SET的產(chǎn)生概率遠(yuǎn)低于單個多SET的產(chǎn)生概率。(3)提出了有效敏感區(qū)以及有效SET脈寬概念對納米尺度下的敏感晶體管建模,并基于該概念對組合電路軟錯誤率進(jìn)行計算,研究發(fā)現(xiàn):將漏區(qū)作為敏感區(qū)的方法會低估電路的軟錯誤率一個量級之上。采用網(wǎng)格劃分的方法對納米尺度下晶體管的敏感區(qū)重新定義,在此基礎(chǔ)上提出了有效敏感區(qū)及有效SET脈寬的概念,并通過重離子試驗進(jìn)行了驗證。試驗和模擬結(jié)果表明,有效敏感區(qū)概念更加接近真實的情況,將漏區(qū)作為敏感區(qū)的方法會低估組合電路的軟錯誤率一個量級之上,給電路設(shè)計者帶來過于樂觀的結(jié)論。(4)提出了基于粒子入射位置的軟錯誤率評估技術(shù),該評估方法綜合考慮了電荷共享效應(yīng)、脈沖窄化效應(yīng)、多SET、角度等因素。通過網(wǎng)格劃分的特征化方法對粒子入射位置與SET脈沖寬度之間的關(guān)系進(jìn)行建模,進(jìn)而提出了基于粒子入射位置的組合電路軟錯誤率評估技術(shù),該技術(shù)考慮了納米尺度下影響組合電路軟錯誤率的諸多因素。模擬和重離子試驗結(jié)果表明該技術(shù)能更加真實地反映組合電路的軟錯誤率,可以更加細(xì)微地表征和統(tǒng)計單個入射粒子引起的電路級響應(yīng)。(5)基于65 nm某商用體硅CMOS工藝,設(shè)計了三種新穎的組合電路軟錯誤測量結(jié)構(gòu),并采用重離子試驗獲得了大規(guī)模組合電路中SET脈寬分布的試驗數(shù)據(jù)�；趯ΨQ思想提出了三種組合電路軟錯誤測量結(jié)構(gòu):反相器鏈的SET動態(tài)測量結(jié)構(gòu)、分別測量PMOS和NMOS脈寬及電荷共享能力的結(jié)構(gòu)、測量大規(guī)模組合電路軟錯誤率的結(jié)構(gòu)。在65 nm某商用體硅CMOS工藝下對這些測試電路進(jìn)行了流片及功能測試,并采用重離子試驗驗證了測量大規(guī)模組合電路軟錯誤率的測試結(jié)構(gòu),很好地彌補(bǔ)了國際上在試驗測量方面的不足。(6)設(shè)計并實現(xiàn)了組合電路軟錯誤的多層次加固技術(shù),研究表明:在平均損失22.8%面積開銷的情況下,該加固技術(shù)可以平均減少66.8%的軟錯誤率。提出的多層次加固技術(shù)分別在工藝、單元、版圖、電路等層次加固組合電路,采用統(tǒng)一的框架將各個層次的加固技術(shù)整合在一起,集成至商用的EDA工具中。模擬結(jié)果表明,該加固技術(shù)具有良好的加固性能,并且該技術(shù)可以根據(jù)具體的可靠性指標(biāo)進(jìn)行配置。
[Abstract]:With the rapid development of space science and technology in China, the research of space application anti radiation integrated circuits has become the focus of the academic and industrial circles. With the reduction of the technology size and the increase of the clock frequency, the soft error rate in the combinatorial circuit has gradually become the main source of the total soft error rate. An in-depth study of its soft error analysis, measurement and reinforcement technology is carried out. The main achievements are as follows: (1) a SET hybrid time series propagation algorithm is proposed to deal with the heavy convergence problem, and the simulation data of the impact of the pulse narrowing effect on the soft error rate of large scale composite circuits are obtained for the first time. The relationship between the incident position and the pulse narrowing effect is modeled, and the soft error rate analysis method of combinational circuit considering the pulse narrowing effect is proposed. The simulation results show that the influence of the pulse narrowing effect on the soft error rate is closely related to the specific layout layout. For different test circuits, the pulse narrowing effect can make it soft error. The rate of 4-16% is reduced. When the layout structure of an optimized layout is adopted, the soft error rate can be further reduced. (2) the multi SET phenomenon in the composite circuit is studied from the angle of the sensitive area. The sensitivity of the multi SET sensitive area is more than one order of magnitude lower than the sensitivity of the single SET sensitive area. A sense region model and an area calculation method are used to analyze the generation and propagation probability of multiple SET in a 65 nm process. The simulation results show that, although the probability of multiple SET propagation to the end latch is greater than the propagation probability of a single SET, the generation probability of multiple SET is far lower than the generation probability of a single multiple SET. (3) it is proposed. The effective sensitive area and the effective SET pulse width concept are used to model the sensitive transistors in nanoscale. Based on this concept, the soft error rate of the combinational circuit is calculated. It is found that the method of using the leaky region as a sensitive area will underestimate the soft error rate of the circuit. The method of grid partition is used to sensitist transistors in nanoscale. The sense region is redefined. On this basis, the concept of effective sensitive area and effective SET pulse width is proposed and verified by heavy ion test. The experimental and simulation results show that the concept of effective sensitive area is closer to the real situation. The method of using the leaky area as a sensitive area will underestimate the soft error rate of the combinatorial circuit on one order of magnitude. Road designers have brought too optimistic conclusions. (4) a soft error rate assessment technique based on particle incident position is proposed. The method takes into account the charge sharing effect, pulse narrowing effect, multi SET, angle and other factors. The relationship between the particle entry position and the SET pulse width is modeled by the characteristic method of grid division. Then a soft error rate assessment technique based on the particle incident position is proposed. The technology considers many factors that affect the soft error rate of the composite circuit under the nano scale. The simulation and heavy ion test results show that the technology can more truly reflect the soft error rate of the combinatorial circuit, and can be more subtle and statistical single. The circuit level response caused by incident particles. (5) based on a commercial silicon CMOS process in a commercial body of 65 nm, three novel soft error measurement structures are designed, and experimental data of the SET pulse width distribution in a large-scale combinational circuit are obtained by heavy ion test. Based on the symmetry idea, the soft error measurement structure of three combinational circuits is proposed. The SET dynamic measurement structure of the chain is used to measure the structure of the PMOS and NMOS pulse width and the charge sharing capability respectively. The structure of the soft error rate of the large scale composite circuit is measured. The flow sheet and function test of these testing circuits are tested under a commercial silicon CMOS technology of 65 nm, and the heavy ion test is used to verify the soft error rate of the large-scale combinational circuit. The test structure is good to make up for the shortage of test measurement in the world. (6) the multi-layer reinforcement technology is designed and realized. The research shows that the reinforcement technology can reduce the soft error rate by 66.8% on the average loss of 22.8% area, and the multi-layer reinforcement technology is in the process, respectively. Unit, layout, circuit and other layered composite circuits are integrated into a unified framework to integrate all layers of reinforcement technology into the commercial EDA tools. The simulation results show that the reinforcement technology has good strengthening performance and the technology can be configured according to the specific reliability index.
【學(xué)位授予單位】：國防科學(xué)技術(shù)大學(xué)
【學(xué)位級別】：博士
【學(xué)位授予年份】：2015
【分類號】：TN432

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本文編號：1978475