本文選題：可測性設(shè)計(jì) + 存儲(chǔ)器測試�。� 參考：《電子器件》2017年04期

【摘要】：針對超大規(guī)模SoC(System on Chip)芯片中存儲(chǔ)器的測試需求,首先分析存儲(chǔ)器測試中存在的主要問題,包括新故障模型和新算法的需求、對電路性能的影響、以及測試成本的增加等。針對上述問題,存儲(chǔ)器測試電路設(shè)計(jì)中,綜合考慮PPA(Power Performance Area)等多個(gè)設(shè)計(jì)因素優(yōu)化測試電路,包括BIST(Build-in-Self Test)電路布局、數(shù)量、時(shí)序、存儲(chǔ)器布圖規(guī)劃等。最后在一款40 nm量產(chǎn)SoC芯片上,應(yīng)用Mentor Graphics公司LV(Logic Vision)流程實(shí)現(xiàn)了測試電路設(shè)計(jì),實(shí)驗(yàn)結(jié)果證明本方案的可行性和有效性。
[Abstract]:In order to meet the requirements of memory testing in very large scale SoC(System on Chip chips, the main problems in memory testing are analyzed, including the requirements of new fault models and new algorithms, the influence on circuit performance and the increase of test cost. In order to solve the above problems, PPA(Power Performance area is considered in the design of memory test circuit, including BIST(Build-in-Self test circuit layout, quantity, timing, memory layout and so on. Finally, a 40 nm mass production SoC chip is used to design the test circuit using Mentor Graphics LV(Logic vision. The experimental results show the feasibility and effectiveness of this scheme.
【作者單位】： 南京郵電大學(xué)電子科學(xué)與工程學(xué)院;
【分類號】：TN407

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本文編號：1972568