本文選題：SOC測試 + 掃描鏈平衡��； 參考：《貴州大學(xué)》2016年碩士論文

【摘要】：如今,IP的復(fù)用技術(shù)在芯片上得到了廣泛的使用,通過芯片復(fù)用的方法,芯片的體積,功耗,性能等一些指標(biāo)都有了相對的改善。但是面對著芯片的復(fù)雜程度越來越多,傳統(tǒng)的測試手段早已不能滿足芯片的發(fā)展速度,芯片的測試難度已經(jīng)引起了相關(guān)學(xué)者的關(guān)注,而對于SOC的測試成本的主要因素——測試時間的優(yōu)化研究成為眾多學(xué)者的研究方向,利用何種手段可以更好的降低測試時間,降低測試所帶來的高成本成為待解決的難題。通過使用可測試性技術(shù),不僅可以增加芯片電路的可控制性、可觀測性,同時也將芯片的測試難度大大降低。針對芯片的可測試性設(shè)計來說,最大的問題就是測試時間,針對測試時間優(yōu)化。本文主要內(nèi)容:首先,掃描鏈的研究設(shè)計,針對不同情況的測試向量單元進(jìn)行相應(yīng)的掃描鏈設(shè)計優(yōu)化,主要方法有重排序法和Huffman算法。其次,并且討論了多掃描鏈的測試調(diào)度問題,主要算法包括BFD算法、MAV算法、TAD算法。并對著三種算法進(jìn)行了相應(yīng)的掃描鏈設(shè)計安排比較。再次,本文同時也討論了故障模型的測試算法,在不同的故障下,比較了不同的測試算法的應(yīng)用領(lǐng)域。最后,BIST模塊的建立測試,主要是從測試向量生成器、讀寫地址生成器、特征值向量比較器等進(jìn)行了RTL級的相關(guān)結(jié)構(gòu)設(shè)計,并通過Verdi Fundamental Training工具進(jìn)行仿真,驗(yàn)證了整個設(shè)計的正確性。
[Abstract]:Nowadays, the reuse technology of IP has been widely used in the chip. Through the method of chip reuse, the volume, power consumption and performance of the chip have been relatively improved. However, in the face of more and more complex chips, the traditional testing methods have not been able to meet the speed of the development of chips, the difficulty of chip testing has attracted the attention of relevant scholars. However, the research on the optimization of test time, which is the main factor of SOC test cost, has become the research direction of many scholars. What means can be used to better reduce the test time and reduce the high cost of testing becomes a difficult problem to be solved. By using testability technology, not only the controllability and observability of chip circuits can be increased, but also the difficulty of chip testing can be greatly reduced. For the testability design of the chip, the biggest problem is the test time, aiming at the test time optimization. The main contents of this paper are as follows: firstly, the research and design of scan chain, and the corresponding scan chain design optimization for different test vector units are carried out. The main methods are reordering method and Huffman algorithm. Secondly, the test scheduling problem of multi-scan chain is discussed. The main algorithms include BFD algorithm and MAV algorithm. The corresponding scan chain design arrangements are compared among the three algorithms. Thirdly, this paper also discusses the test algorithms of fault models, and compares the application fields of different test algorithms under different faults. Finally, the establishment and test of the BIST module is mainly carried out from the test vector generator, the read-write address generator, the eigenvalue vector comparator and so on, and the related structure design of RTL level is carried out, and the simulation is carried out through the Verdi Fundamental Training tool. The correctness of the whole design is verified.
【學(xué)位授予單位】：貴州大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2016
【分類號】：TN407

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5 羅成，

本文編號：1936601