本文選題：Nios + Ⅱ軟核　； 參考：《國(guó)外電子測(cè)量技術(shù)》2016年07期

【摘要】：為了減小函數(shù)信號(hào)發(fā)生器的體積,降低函數(shù)信號(hào)發(fā)生器的成本,提出了一種基于Nios Ⅱ的函數(shù)信號(hào)發(fā)生器設(shè)計(jì)方案。該方案利用硬件描述語(yǔ)言Verilog HDL設(shè)計(jì)硬件底層模塊,并在現(xiàn)場(chǎng)可編輯門(mén)陣列(field programmable gate array,FPGA)芯片中嵌入Nios Ⅱ軟核處理器作為系統(tǒng)的控制器,采用DDS技術(shù)使用軟硬件結(jié)合的方式產(chǎn)生函數(shù)信號(hào)。經(jīng)過(guò)試驗(yàn)測(cè)試結(jié)果表明,該方案可行,能夠達(dá)到減小體積、降低成本的目的,并且可以產(chǎn)生頻率、幅值可調(diào)的多種函數(shù)信號(hào)。整個(gè)系統(tǒng)具有較好的擴(kuò)展性和良好的發(fā)展前景。
[Abstract]:In order to reduce the volume of the function signal generator and reduce the cost of the function signal generator, a design scheme of the function signal generator based on Nios II is proposed. The scheme uses the hardware description language Verilog HDL to design the hardware bottom module and embedded Nio in the field editable programmable gate array, FPGA chip. The s II soft core processor is used as the controller of the system and uses the combination of hardware and software of DDS technology to produce the function signal. The test results show that the scheme is feasible and can achieve the purpose of reducing the volume and reducing the cost, and can produce a variety of function signals with frequency and adjustable amplitude. The whole system has good expansibility. And good prospects for development.
【作者單位】： 桂林電子科技大學(xué)信息科技學(xué)院;
【基金】：2014年廣西壯族自治區(qū)級(jí)大學(xué)生創(chuàng)新創(chuàng)業(yè)訓(xùn)練計(jì)劃立項(xiàng)項(xiàng)目(201413644023)資助
【分類(lèi)號(hào)】：TN741

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本文編號(hào)：1918279