本文選題：可靠性 + 電路老化��； 參考：《合肥工業(yè)大學(xué)》2015年碩士論文

【摘要】：隨著集成電路技術(shù)的飛速發(fā)展,其工藝尺寸也越來越小,使得集成電路的集成度與功能得到大幅度的提高,然而這也為電路可靠性帶來更大挑戰(zhàn)。作為影響電路可靠性的一個(gè)重要因素,電路老化,研究者們一直對其保持著高度關(guān)注。目前關(guān)于老化的研究主要包含老化效應(yīng)模型研究與老化效應(yīng)的優(yōu)化兩個(gè)方面,并且集中于硅基MOS管與集成電路中。當(dāng)集成電路工藝尺寸縮小到45nm及以下時(shí),為了緩解愈加嚴(yán)重的漏電流現(xiàn)象,高k材料開始引進(jìn)。本文主要是研究在高k柵介質(zhì)晶體管中,關(guān)于電路老化效應(yīng)的建模問題。高k材料的引進(jìn),使得發(fā)生在NMOS管上的PBTI與TDDB效應(yīng)越來越顯著。本文針對高k材料NMOS管,通過建立電路固有時(shí)延與老化后時(shí)延的聯(lián)系,提出一種綜合PBTI與TDDB效應(yīng)的老化混合時(shí)延模型。運(yùn)用Hspice軟件在45nm、32nm、22nm以及16nm工藝庫下的實(shí)驗(yàn)結(jié)果表明,提出模型的分析數(shù)據(jù)與實(shí)際值最大誤差不超過2.5%,平均誤差大約為1.5%,驗(yàn)證了該模型的準(zhǔn)確性。并且通過反相器鏈對比試驗(yàn),同時(shí)考慮這兩種老化效應(yīng)的電路時(shí)延,比這兩種效應(yīng)分別對時(shí)延影響單純疊加的結(jié)果更加精確,因此本文為高k材料晶體管組成的電路老化時(shí)延提供了一種較為簡便的預(yù)測算法。在高k材料晶體管中,基于新提出的電荷俘獲釋放機(jī)制,通過線性分析和數(shù)據(jù)擬合,研究建立基礎(chǔ)邏輯門在PBTI效應(yīng)下新的老化時(shí)延模型。通過實(shí)驗(yàn)對比,新提出的模型與Hspice仿真結(jié)果在8到12年的預(yù)測時(shí)間內(nèi),平均誤差處于2%至4.5%之間,驗(yàn)證了模型的正確性。并且在基于不同關(guān)鍵路徑的時(shí)序余量設(shè)置實(shí)驗(yàn)中,當(dāng)時(shí)間指數(shù)n取值分別為0.16與0.25時(shí),在同樣保證電路可靠性的前提下,與之前的老化時(shí)延模型比較,本文模型所設(shè)置的時(shí)序余量有顯著減小,為時(shí)序余量的設(shè)置提供更優(yōu)的參考。
[Abstract]:With the rapid development of integrated circuit technology, its process size is becoming smaller and smaller, which greatly improves the integration and function of integrated circuits. However, it also brings greater challenges to the reliability of circuits. As an important factor affecting the reliability of circuits, researchers have been paying close attention to the aging of circuits. At present, the research on aging mainly includes two aspects: aging effect model research and aging effect optimization, and it is concentrated in silicon based MOS transistors and integrated circuits. When the IC process size is reduced to 45nm and below, in order to alleviate the increasingly serious leakage current phenomenon, high-k materials are introduced. In this paper, we study the modeling of circuit aging effect in high k gate transistors. With the introduction of high k materials, the PBTI and TDDB effects on NMOS tubes become more and more obvious. In this paper, a hybrid time-delay model based on PBTI and TDDB effects is proposed for high k NMOS transistors by establishing the relationship between the inherent delay and the aging delay. The experimental results using Hspice software at 45nm ~ 32nm ~ 22 nm and 16nm process library show that the maximum error between the analysis data and the actual value of the proposed model is not more than 2.5, and the average error is about 1.5. The accuracy of the model is verified. And the circuit delay considering the two aging effects is more accurate than the results of the simple superposition of the two effects on the delay through the contrasting experiment of the inverter chain at the same time. Therefore, this paper provides a simple prediction algorithm for the aging delay of high k transistors. Based on the newly proposed charge capture and release mechanism in high k transistors, a new aging delay model of the basic logic gates under the PBTI effect is studied by linear analysis and data fitting. The experimental results show that the average error between the proposed model and the Hspice simulation results is between 2% and 4.5% in 8 to 12 years, which verifies the correctness of the model. In the experiment of time series allowance setting based on different critical paths, when the time exponent n is 0.16 and 0.25 respectively, the reliability of the circuit is also guaranteed and compared with the previous aging delay model. The time series allowance set by this model is significantly reduced, which provides a better reference for the setting of time series allowance.
【學(xué)位授予單位】：合肥工業(yè)大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2015
【分類號(hào)】：TN432

【相似文獻(xiàn)】

相關(guān)期刊論文 前10條

1 武德起;趙紅生;姚金城;張東炎;常愛民;;高介電柵介質(zhì)材料研究進(jìn)展[J];無機(jī)材料學(xué)報(bào);2008年05期

2 張雪鋒;邱云貞;張振娟;陳云;黃靜;王志亮;徐靜平;;疊層高k柵介質(zhì)中遠(yuǎn)程界面粗糙散射的理論模型[J];固體電子學(xué)研究與進(jìn)展;2010年02期

3 徐文彬;;TiO_2/SiO_xN_y/SiO_2層疊結(jié)構(gòu)柵介質(zhì)的電容-電壓特性研究[J];真空;2013年01期

4 張安康;超薄柵介質(zhì)的可靠性研究[J];電子器件;1989年01期

5 張國強(qiáng),嚴(yán)榮良,余學(xué)鋒,高劍俠,任迪遠(yuǎn);含F(xiàn)柵介質(zhì)的Fowler-Nordheim效應(yīng)[J];半導(dǎo)體學(xué)報(bào);1998年08期

6 劉冰;穆繼亮;陳東紅;丑修建;郭濤;熊繼軍;;高k柵介質(zhì)材料制備技術(shù)研究進(jìn)展[J];傳感器與微系統(tǒng);2013年12期

7 張國強(qiáng),余學(xué)鋒,陸嫵,范隆,郭旗,任迪遠(yuǎn),嚴(yán)榮良;注F柵介質(zhì)抗電離輻射損傷機(jī)理[J];固體電子學(xué)研究與進(jìn)展;2000年03期

8 屠海令;杜軍;;高介電常數(shù)柵介質(zhì)的性能及與硅襯底間的界面穩(wěn)定性[J];稀有金屬;2007年03期

9 張國強(qiáng)，嚴(yán)榮良，余學(xué)鋒，任邊遠(yuǎn)，高文鈺，，趙元富，胡浴紅，王英民;兩種注F能量的柵介質(zhì)電離輻射響應(yīng)特性[J];半導(dǎo)體學(xué)報(bào);1994年01期

10 Yuegang Zhao;Chadwin D Young;Rino Choi;Byoung Hun Lee;;高k柵介質(zhì)中電荷俘獲行為的脈沖特征分析[J];電子設(shè)計(jì)應(yīng)用;2010年01期

相關(guān)會(huì)議論文 前5條

1 張國強(qiáng);陸嫵;余學(xué)鋒;郭旗;任迪遠(yuǎn);嚴(yán)榮良;;含N薄柵介質(zhì)的電離輻照及退火特性[A];1998電子產(chǎn)品防護(hù)技術(shù)研討會(huì)論文集[C];1998年

2 王黎君;馮猛;陶弦;湯清云;沈應(yīng)中;;用于制備高K材料的稀土胺基化合物的合成和純化[A];第十一屆全國MOCVD學(xué)術(shù)會(huì)議論文集[C];2010年

3 嚴(yán)榮良;張國強(qiáng);余學(xué)鋒;任迪遠(yuǎn);陸嫵;趙元富;胡浴紅;;HCl摻入量對MOSFET電離輻照特性的影響[A];第7屆全國核電子學(xué)與核探測技術(shù)學(xué)術(shù)年會(huì)論文集（三）[C];1994年

4 卓木金;馬秀良;;HfO_2/Si(001)界面層的TEM研究[A];2006年全國電子顯微學(xué)會(huì)議論文集[C];2006年

5 張國強(qiáng);嚴(yán)榮良;余學(xué)鋒;高劍俠;任迪遠(yuǎn);范隆;趙元富;胡浴紅;;摻HCl MOSFET輻照后退火特性的研究[A];第7屆全國核電子學(xué)與核探測技術(shù)學(xué)術(shù)年會(huì)論文集（三）[C];1994年

相關(guān)重要報(bào)紙文章 前7條

1 梁;KLA推出新一代非接觸式在線測試系統(tǒng)[N];中國電子報(bào);2002年

2 ;王者之劍——Intel高k柵介質(zhì)和金屬棚極技術(shù)[N];中國電腦教育報(bào);2007年

3 宋家雨;英特爾45納米工藝取得突破[N];網(wǎng)絡(luò)世界;2007年

4 劉洪宇;高K制程：MOS之后的再革命[N];中國計(jì)算機(jī)報(bào);2007年

5 葉甜春 錢鶴;微電子領(lǐng)域前沿透視[N];中國電子報(bào);2001年

6 文言;英特爾發(fā)布晶體管技術(shù)重大突破[N];科技日報(bào);2007年

7 陳斌;60年榮辱:晶體管的前世今生[N];計(jì)算機(jī)世界;2007年

相關(guān)博士學(xué)位論文 前10條

1 張雪鋒;高k柵介質(zhì)Si/Ge MOSFET遷移率模型及制備工藝研究[D];華中科技大學(xué);2008年

2 孫清清;先進(jìn)CMOS高k柵介質(zhì)的實(shí)驗(yàn)與理論研究[D];復(fù)旦大學(xué);2009年

3 朱燕艷;Er_2O_3高k柵介質(zhì)材料的分子束外延生長、結(jié)構(gòu)及其物理特性[D];復(fù)旦大學(xué);2006年

4 陳衛(wèi)兵;高k柵介質(zhì)MOS器件模型和制備工藝研究[D];華中科技大學(xué);2006年

5 匡潛瑋;ALD淀積高k柵介質(zhì)材料與器件特性研究[D];西安電子科技大學(xué);2013年

6 王晨;基于高k柵介質(zhì)的Ⅲ-Ⅴ族化合物半導(dǎo)體MOS器件研究[D];復(fù)旦大學(xué);2012年

7 馬飛;高k柵介質(zhì)MOS器件的特性模擬與實(shí)驗(yàn)研究[D];西安電子科技大學(xué);2013年

8 季峰;小尺寸MOSFET閾值電壓模型及高k柵介質(zhì)研究[D];華中科技大學(xué);2007年

9 李學(xué)飛;原子層沉積柵介質(zhì)材料與Ⅲ-Ⅴ族/Ge半導(dǎo)體的界面結(jié)構(gòu)及其電學(xué)性能研究[D];南京大學(xué);2013年

10 季梅;氧化釓摻雜對氧化鉿高K柵介質(zhì)氧空位抑制作用及電學(xué)性能研究[D];北京有色金屬研究總院;2010年

本文編號(hào)：1915586