本文選題：植入式 + 模數(shù)轉(zhuǎn)換器��； 參考：《電子科技大學(xué)》2015年碩士論文

【摘要】：隨著信息化技術(shù)的發(fā)展以及公民健康意識的增強(qiáng),植入式醫(yī)療設(shè)備的研究成為熱點(diǎn)。模數(shù)轉(zhuǎn)換器(ADC)作為系統(tǒng)中關(guān)鍵的模塊,要求其具有高精度、低功耗的性能。在眾多ADC結(jié)構(gòu)中,逐次逼近型(SAR)ADC由于其結(jié)構(gòu)簡單以及較高的能量利用效率,是實(shí)現(xiàn)該目標(biāo)的較佳選擇。本文基于55nm CMOS工藝,設(shè)計(jì)了一款工作在0.6V電源電壓下,12位10kS/s的超低功耗SAR ADC。首先,為了降低比較器的功耗,本文通過分析傳統(tǒng)vcm-based SAR ADC的逐次逼近過程中DAC輸出電壓差的變化規(guī)律,提出了電壓窗口原理,針對不同幅度的DAC輸出電壓差采用不同精度的比較器進(jìn)行比較判斷。并在此基礎(chǔ)上提出了應(yīng)用了電壓窗口技術(shù)的超低功耗SAR ADC結(jié)構(gòu)。其次,在Matlab中對本文提出的超低功耗SAR ADC進(jìn)行系統(tǒng)建模仿真,驗(yàn)證了結(jié)構(gòu)的正確性。為了獲得較優(yōu)的系統(tǒng)性能,本文分析了超低功耗SAR ADC中一些非理想因素對系統(tǒng)性能的影響。主要包括電荷再分配型DAC中電容的失配以及噪聲,前置放大器以及可再生鎖存器的等效輸入失調(diào)電壓以及輸入噪聲,窗口電壓的尺寸等。并將這些非理想因素引入到ADC系統(tǒng)模型中進(jìn)行仿真,確定各個非理想因素的系統(tǒng)容忍范圍,以此為參考指導(dǎo)各個模塊的電路級設(shè)計(jì)。再次,本文針對SAR ADC中的各個模塊進(jìn)行了超低功耗設(shè)計(jì)。將電源電壓降低到0.6V,并采用堆棧晶體管結(jié)構(gòu)以及多閾值電壓晶體管的方法有效降低了數(shù)字電路的功耗。但是低電源電壓會降低采樣開關(guān)的線性度,為此本文采用時鐘倍壓技術(shù),提高采樣開關(guān)的柵壓來提高采樣開關(guān)的線性度。最后,基于仿真工具Hspice對本文設(shè)計(jì)的超低功耗SAR ADC進(jìn)行前仿真。仿真結(jié)果表明,在10kS/s的采樣頻率下,ADC的無雜散動態(tài)范圍SFDR為83.9dB,信噪失真比SNDR為73.2dB,有效位數(shù)ENOB為11.87bits,功耗為287.3nW,FoM值為7.68fJ/Conv。窗口電壓技術(shù)有效的降低了76.24%的比較器功耗,并因此降低了50.34%的系統(tǒng)總功耗。此外,本文基于55nm CMOS工藝完成了超低功耗SAR ADC版圖的實(shí)現(xiàn),并對ADC進(jìn)行了后仿驗(yàn)證。后仿結(jié)果表明:在10kS/s的采樣頻率下,ADC的SFDR為77.8dB,SNDR為69.3dB,ENOB為11.22bits,功耗為624nW,FoM值為26.17fJ/Conv,達(dá)到了超低功耗的水平。最終完成的核心版圖面積為435×210μm2。
[Abstract]:With the development of information technology and the enhancement of citizen's health consciousness, the research of implantable medical equipment has become a hot spot. As a key module in the system, A / D converter requires high accuracy and low power consumption. Among many ADC structures, successive approximation ADC is a better choice for achieving this goal because of its simple structure and high energy efficiency. Based on the 55nm CMOS process, an ultra-low power SAR ADC. which works at 0.6 V power supply voltage and 12 bits 10kS/s is designed in this paper. Firstly, in order to reduce the power consumption of the comparator, the principle of voltage window is put forward by analyzing the variation law of the output voltage difference of DAC in the process of successive approximation of traditional vcm-based SAR ADC. A comparator with different accuracy is used to compare and judge the output voltage difference of DAC with different amplitudes. Based on this, a very low power SAR ADC structure using voltage window technology is proposed. Secondly, the ultra-low power SAR ADC proposed in this paper is modeled and simulated in Matlab to verify the correctness of the structure. In order to obtain better system performance, the influence of some non-ideal factors in ultra-low power SAR ADC on system performance is analyzed. It mainly includes the capacitance mismatch and noise of charge redistribution type DAC, the equivalent input offset voltage of preamplifier and regenerative latch, the input noise, the size of window voltage and so on. These non-ideal factors are introduced into the ADC system model for simulation, and the tolerance range of each non-ideal factor is determined, which is used as a reference to guide the circuit level design of each module. Thirdly, the design of ultra-low power consumption for each module in SAR ADC is carried out in this paper. The power supply voltage is reduced to 0.6 V, and the stack transistor structure and multi-threshold voltage transistor are used to effectively reduce the power consumption of the digital circuit. But low power supply voltage will reduce the linearity of the sampling switch. In this paper, the clock voltage doubling technique is used to improve the linearity of the sampling switch by increasing the gate voltage of the sampling switch. Finally, the ultra-low power SAR ADC designed in this paper is pre-simulated based on the simulation tool Hspice. The simulation results show that the non-spurious dynamic range SFDR is 83.9 dB, the signal-to-noise distortion ratio (SNDR) is 73.2 dB, the effective bit number ENOB is 11.87 bits, and the power consumption is 287.3 nWN fom value of 7.68 fJ / Conv at the sampling frequency of 10kS/s. Window voltage technology can effectively reduce the power consumption of the comparator by 76.24% and thus the total power consumption of the system is reduced by 50.34%. In addition, the realization of ultra-low power SAR ADC layout based on 55nm CMOS process is completed, and the post-simulation verification of ADC is carried out. The post-simulation results show that the SFDR of 10kS/s is 77.8 dB / SNDR is 11.22 bits, and the power consumption is 624nW / F / Conv26.17fJ / Conv, which reaches the level of ultra-low power consumption. The final core area is 435 脳 210 渭 m2.
【學(xué)位授予單位】：電子科技大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2015
【分類號】：TN792

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本文編號：1912461