本文選題：RFIC + 測試平臺�。� 參考：《東南大學》2015年碩士論文

【摘要】：隨著無線通信技術的發(fā)展,射頻芯片的性能變得尤為重要,高效、可靠的測試成為設計中一個不可缺少的環(huán)節(jié)。本文基于這樣的背景,結合國內外在芯片測試方面的研究現狀,設計了一種通用的測試平臺,該平臺包括待測件、測試板、PC機和測試儀器。本文的主要工作是完成測試平臺的硬件電路設計,包括FPGA控制基板的設計、電源設計和基帶電路設計。設計的難點在于保證基帶信號在測試平臺上的性能,使之傳輸性能受硬件電路的影響達到最小,因此本文在保證測試平臺功能的基礎上,對基帶信號進行了優(yōu)化�；鶐盘栐跍y試平臺上以模擬差分對的形式連接待測器件和轉換器,測試板上的外圍電路會在差分對上產生共模噪聲,對基帶信號造成影響,從而影響測試平臺的可靠性。本文首先分析了共模噪聲產生的原因,然后對濾波系統(tǒng)等效阻抗網絡進行建模分析,得出阻抗不匹配會影響共模噪聲向差模信號的轉換。本文在硬件電路上設計一種平衡結構的共模濾波器對基帶信號進行優(yōu)化設計,該濾波器采用對稱的濾波網絡,設計中考慮了PCB走線及元件的寄生參數對阻抗的影響,該共模濾波器能在最大程度抑制差分對中的共模噪聲,從而保證基帶信號的質量。最后,本文對測試平臺進行了驗證。根據實測差分信號優(yōu)化前后的眼圖對比可知,共模噪聲減小了0.12V,測試平臺的基帶發(fā)射信號SNR提升了2dB,基帶接收信號SNR提升了3dB。另外,對系統(tǒng)待測件控制性能的測試結果表明,測試板可以提供多路自由可調的電源信號,且電源負載電流可測。動態(tài)測試所需的可調10電平轉換時間為0.836μs,達到了設計要求。時鐘幅度、頻率、頻偏和抖動都滿足設計指標。
[Abstract]:With the development of wireless communication technology, the performance of RF chips becomes more and more important. Based on this background and the current research situation of chip testing at home and abroad, a general test platform is designed in this paper. The platform consists of a test piece, a test board, a PC and a test instrument. The main work of this paper is to complete the hardware circuit design of the test platform, including the design of FPGA control substrate, power supply and baseband circuit design. The difficulty of the design is to ensure the performance of the baseband signal on the test platform, so that the transmission performance is minimized by the hardware circuit. Therefore, this paper optimizes the baseband signal on the basis of guaranteeing the function of the test platform. The baseband signal is connected to the device and converter in the form of analog differential pair on the test platform. The peripheral circuit on the test board will produce common mode noise on the differential pair, which will affect the baseband signal, thus affecting the reliability of the test platform. In this paper, the causes of common-mode noise are analyzed at first, and then the equivalent impedance network of filtering system is modeled and analyzed. It is concluded that impedance mismatch will affect the conversion of common-mode noise to differential mode signal. In this paper, a balanced common-mode filter is designed to optimize the baseband signal in hardware circuit. The filter adopts a symmetrical filter network, and the influence of the parasitic parameters of the PCB line and the element on the impedance is considered in the design. The common-mode filter can suppress the common-mode noise in the differential pair to the maximum extent, thus ensuring the quality of the baseband signal. Finally, the test platform is validated. According to the comparison of the measured differential signals before and after optimization, the common mode noise is reduced by 0.12 V, the baseband transmit signal SNR is increased by 2 dB, and the baseband receiving signal SNR is increased by 3 dB. In addition, the test results show that the test board can provide multiple free and adjustable power signals, and the load current of the power supply can be measured. The adjustable 10 level conversion time required for dynamic testing is 0.836 渭 s, which meets the design requirements. Clock amplitude, frequency, frequency offset and jitter all meet the design specifications.
【學位授予單位】：東南大學
【學位級別】：碩士
【學位授予年份】：2015
【分類號】：TN407

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本文編號：1811773