本文選題：軟錯誤 + 單粒子翻轉(zhuǎn)　； 參考：《安徽理工大學(xué)》2017年碩士論文

【摘要】：集成電路的工藝尺寸進入納米級別后,軟錯誤引起的可靠性問題已經(jīng)成為數(shù)字電路的可靠性問題中不可忽視的問題之一。伴隨著晶體管特征尺寸的縮小,鎖存器對于高能粒子轟擊其內(nèi)部節(jié)點而產(chǎn)生的軟錯誤變得愈加的敏感。本文提出一個低開銷高性能的抗輻射鎖存器結(jié)構(gòu)設(shè)計。提出的鎖存器結(jié)構(gòu)使用了 C單元結(jié)構(gòu)來防護單粒子翻轉(zhuǎn)(SEU)并恢復(fù)被影響節(jié)點的邏輯值。在提出的鎖存器結(jié)構(gòu)中還使用了鐘控門和功率門來提高性能。本文的主要工作如下:首先,簡要的介紹了集成電路的發(fā)展歷程和關(guān)于軟錯誤的國內(nèi)外的研究現(xiàn)狀。其次,在了解集成電路的基礎(chǔ)上開始深入的說明軟錯誤的基本概念。在本章對單粒子效應(yīng)進行了分類,其中對于單粒子翻轉(zhuǎn)(SEU)和單粒子瞬態(tài)(SET)對集成電路的影響進行了詳細的圖解。第三部分是關(guān)于一些經(jīng)典的鎖存器結(jié)構(gòu)的原理說明。在這部分會先介紹具有防護SEU能力的鎖存器,然后是介紹具有防護SET能力的鎖存器。在對這些鎖存器的工作原理的分析的基礎(chǔ)上還會指出其優(yōu)缺點。最后是提出一個低開銷高性能的鎖存器結(jié)構(gòu)設(shè)計。在本章節(jié)會詳細論述提出的鎖存器的結(jié)構(gòu)、工作過程和防護軟錯誤的原理。在后面部分,對提出的鎖存器結(jié)構(gòu)進行仿真實驗驗證并獲取相關(guān)數(shù)據(jù)。在處理這些數(shù)據(jù)的基礎(chǔ)上,對提出的鎖存器結(jié)構(gòu)分析其延遲、功耗和性能,通過和經(jīng)典的鎖存器結(jié)構(gòu)的對比來查看提出的鎖存器的優(yōu)勢所在。在同等的防護SEU能力下,提出的鎖存器結(jié)構(gòu)相較于FERST(feedback redundant SEU/SET-tolerant latch:反饋冗余方式容忍 SEU 和SET鎖存器)鎖存器,在延遲上減少了 46%,功耗上減少了 88.9%。在防護SET(Single Event Transient)的方面,提出的鎖存器需要添加一個延遲單元來完成防護SET。通過HSPICE的仿真實驗可以發(fā)現(xiàn),提出的鎖存器在各方面的性能都優(yōu)于FERST鎖存器。
[Abstract]:The reliability problem caused by soft errors has become one of the problems that can not be ignored in the reliability of digital circuits after the process size of integrated circuits reaches the nanometer level.As the characteristic size of transistors shrinks, latches become more sensitive to soft errors caused by high-energy particles bombarding their internal nodes.This paper presents a low cost and high performance anti-radiation latch structure design.The proposed latch structure uses the C unit structure to protect the single particle flip (SEU) and restore the logical values of the affected nodes.A clock gate and a power gate are also used to improve performance in the proposed latch structure.The main work of this paper is as follows: firstly, the development of integrated circuits and the research status of soft errors at home and abroad are briefly introduced.Secondly, the basic concept of soft error is explained in depth on the basis of understanding integrated circuit.In this chapter, the single particle effect is classified, in which the effects of single particle flip (set) and single particle transient (set) on the integrated circuit are illustrated in detail.The third part is about some classical latch structure principle explanation.This section introduces the latch with the ability to protect SEU and then the latch with the ability to protect the SET.Based on the analysis of the working principle of these latches, the advantages and disadvantages are also pointed out.Finally, a low cost and high performance latch structure is proposed.In this section, the structure of the latch, the working process and the principle of protection against soft errors are discussed in detail.In the latter part, the proposed latch structure is verified by simulation and relevant data are obtained.On the basis of processing these data, the delay, power consumption and performance of the proposed latch structure are analyzed, and the advantages of the proposed latch are compared with the classical latch structure.Compared with FERST(feedback redundant SEU/SET-tolerant latch (feedback redundancy tolerance SEU and SET latch) latch, the latch structure of the proposed latch reduces the delay by 46 and the power consumption by 88.9.In the aspect of protecting SET(Single Event transient, the latch proposed needs to add a delay unit to complete the protection of set.The simulation results of HSPICE show that the performance of the proposed latch is better than that of the FERST latch in every aspect.
【學(xué)位授予單位】：安徽理工大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2017
【分類號】：TN431.2

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