本文選題：模數(shù)轉(zhuǎn)換器 + 逐次逼近寄存器　； 參考：《華南師范大學(xué)學(xué)報(bào)(自然科學(xué)版)》2017年04期

【摘要】：為了降低電子終端設(shè)備的功耗,提出了一種超低功耗模數(shù)轉(zhuǎn)換器(ADC).首先,通過使用組合電容和三電平轉(zhuǎn)換方案,電容陣列數(shù)模轉(zhuǎn)換器(DAC)轉(zhuǎn)換能耗相比傳統(tǒng)結(jié)構(gòu)降低99.4%,面積減少87.2%.采用基于動(dòng)態(tài)邏輯的逐次逼近寄存器(SAR)和兩級(jí)全動(dòng)態(tài)比較降低SAR ADC整體功耗.最后,SAR ADC在180 nm CMOS工藝下進(jìn)行設(shè)計(jì)與仿真.仿真結(jié)果表明:在1 V電源電壓和100 kHz的采樣頻率下,ADC的信噪失真比(SNDR)為61.59 dB,有效位(ENOB)為9.93 bit,總功耗為0.188μW,功耗優(yōu)值(FOM)每步為1.9 fJ.設(shè)計(jì)的超低功耗SAR ADC適用于低功耗電子終端設(shè)備.
[Abstract]:In order to reduce the power consumption of electronic terminal equipment, an extremely low power A / D converter is proposed.Firstly, by using combined capacitance and three-level conversion scheme, the conversion energy consumption of capacitive array digital-to-analog converter (DAC) is 99.4% lower than that of conventional structure, and the area is reduced by 87.2%.The successive approximation register based on dynamic logic is used to reduce the overall power consumption of SAR ADC.Finally, the ADC is designed and simulated in 180nm CMOS process.The simulation results show that the signal-to-noise-to-noise ratio (SNDRR) is 61.59 dB, the effective bit ENOB is 9.93 bit, the total power consumption is 0.188 渭 W, and the power dissipation value is 1.9 FJ at 1 V supply voltage and 100 kHz sampling frequency.The designed ultra low power SAR ADC is suitable for low power electronic terminal equipment.
【作者單位】： 電子科技大學(xué)中山學(xué)院;深圳市國(guó)華光電科技有限公司;深圳市國(guó)華光電研究院;
【基金】：國(guó)家自然科學(xué)基金項(xiàng)目(61571196) 廣東省科技計(jì)劃項(xiàng)目(00760211330304099,2014B090914004,2016B090918083) 廣東省引進(jìn)創(chuàng)新科研團(tuán)隊(duì)計(jì)劃資助(2013C102) 深圳市科技計(jì)劃項(xiàng)目(GQYCZZ20150721150406) 中山市科技計(jì)劃項(xiàng)目(2016B2146)
【分類號(hào)】：TN792

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本文編號(hào)：1742126