本文選題：FPGA　切入點(diǎn)：跨時(shí)鐘域　出處：《電子技術(shù)應(yīng)用》2017年01期

【摘要】：航天用FPGA設(shè)計(jì)復(fù)雜度越來(lái)越高,其表現(xiàn)之一就是設(shè)計(jì)中存在多個(gè)時(shí)鐘域,當(dāng)信號(hào)從一個(gè)時(shí)鐘域進(jìn)入另一個(gè)時(shí)鐘域,即不同時(shí)鐘域之間發(fā)生數(shù)據(jù)交互時(shí),就會(huì)帶來(lái)信號(hào)跨時(shí)鐘域產(chǎn)生的亞穩(wěn)態(tài)問(wèn)題(CDC問(wèn)題)。亞穩(wěn)態(tài)問(wèn)題雖普遍存在,但依靠傳統(tǒng)的驗(yàn)證手段即功能仿真或者時(shí)序仿真是很難定位的,提出一種分層次、多模式的跨時(shí)鐘域驗(yàn)證方法,為跨時(shí)鐘域問(wèn)題分析確認(rèn)提供強(qiáng)有力的參考。
[Abstract]:The design complexity of aerospace FPGA is becoming more and more complex, one of its manifestations is that there are many clock domains in the design. When the signal moves from one clock domain to another, that is, data interaction occurs between different clock domains. The problem of metastable state generated by signal across the clock domain is a problem of CDC. Although the problem of metastable state exists generally, it is very difficult to locate by traditional verification means, that is, functional simulation or timing simulation. A hierarchical approach is proposed. The multi-mode cross-clock domain verification method provides a powerful reference for cross-clock domain problem analysis and validation.
【作者單位】： 中國(guó)航天科技集團(tuán)公司第九研究院第七七一研究所;
【分類(lèi)號(hào)】：TN791

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