本文選題：全數(shù)字鎖相環(huán)　切入點(diǎn)：時(shí)間數(shù)字轉(zhuǎn)換器　出處：《南京郵電大學(xué)》2015年碩士論文

【摘要】：隨著深亞微米CMOS工藝的發(fā)展,工藝尺寸的縮小使模擬電路的設(shè)計(jì)變得更加復(fù)雜,盡可能采用數(shù)字電路代替模擬電路成為發(fā)展的趨勢(shì)。鎖相環(huán)作為時(shí)鐘產(chǎn)生電路是射頻通信系統(tǒng)中的關(guān)鍵模塊,其中全數(shù)字鎖相環(huán)具有良好的集成性、可移植性和可編程性,以及能夠?qū)崿F(xiàn)較好的相位噪聲指標(biāo)等優(yōu)勢(shì),得到了越來(lái)越廣泛的研究和發(fā)展。本文著重于2.4GHz CMOS全數(shù)字鎖相環(huán)的研究與設(shè)計(jì),主要工作包括:1)首先分析并推導(dǎo)了全數(shù)字鎖相環(huán)的主要性能指標(biāo),接著分析了I型和II型全數(shù)字鎖相環(huán)的原理和結(jié)構(gòu)特點(diǎn),并分析了環(huán)路參數(shù)對(duì)整個(gè)環(huán)路特性與穩(wěn)定性的影響。2)提出一種用于時(shí)間數(shù)字轉(zhuǎn)換器(Time-to-Digital Converter,TDC)的互補(bǔ)比較器的結(jié)構(gòu),在傳統(tǒng)比較器結(jié)構(gòu)的基礎(chǔ)上,疊加一個(gè)與之互補(bǔ)的比較器,能夠消除輸出波形的毛刺,降低輸入失調(diào)電壓,提高比較器的工作速度,進(jìn)而改善比較器的精度。3)提出一種可重構(gòu)數(shù)字濾波器(Digital Loop Filter,DLF),將DLF的參數(shù)KP、KI做成芯片外的控制端口,通過(guò)片外手動(dòng)調(diào)節(jié)來(lái)改變芯片內(nèi)部的參數(shù),可以改變?nèi)珨?shù)字鎖相環(huán)的帶寬,開(kāi)環(huán)和閉環(huán)響應(yīng),以及幅度響應(yīng)等,最終能夠方便地在片外調(diào)節(jié),使環(huán)路達(dá)到鎖定狀態(tài)。4)分析和設(shè)計(jì)了一款高精度數(shù)控振蕩器(Digitally Controlled Oscillator,DCO),文中采用CMOS交叉耦合LC振蕩器,包括粗調(diào)、中調(diào)和精調(diào)三個(gè)電容陣列和ΔΣ調(diào)制器。其中,粗調(diào)單元采用MIM電容,中調(diào)和精調(diào)單元采用兩對(duì)反向連接的PMOS對(duì)管構(gòu)成MOS電容,本文DCO的增益為300kHz左右,使用ΔΣ調(diào)制器后,DCO的分辨率可以達(dá)到5kHz左右。本文基于SMIC 0.18μm CMOS工藝進(jìn)行設(shè)計(jì),采用自頂向下的設(shè)計(jì)方法實(shí)現(xiàn)了一款能夠產(chǎn)生2.4GHz頻段的全數(shù)字鎖相環(huán),主要模塊包括TDC、DLF、DCO、ΔΣ調(diào)制器和分頻器等。仿真結(jié)果表明:在1.8V電源電壓下,TDC的分辨率為16.6ps,鎖相環(huán)輸出頻率范圍為2.33~2.55GHz,相位噪聲低于-120.7d Bc/Hz@1MHz,RMS抖動(dòng)為8.75ps,峰峰值抖動(dòng)為54.07ps,芯片的總功耗為32.6mW,參考時(shí)鐘12MHz,鎖定時(shí)間小于20μs,芯片面積為1.32mm2,滿(mǎn)足預(yù)期設(shè)計(jì)要求。
[Abstract]:With the development of deep submicron CMOS process, the design of analog circuit becomes more complicated with the reduction of process size. Using digital circuit instead of analog circuit as far as possible becomes the trend of development. Phase-locked loop as a clock generation circuit is the key module in RF communication system, in which all digital phase-locked loop has good integration, portability and programmability. And can achieve better phase noise index and other advantages, has been more and more extensive research and development. This paper focuses on the research and design of 2.4GHz CMOS all-digital phase-locked loop. The main work includes: (1) first, the main performance indexes of all-digital phase-locked loop are analyzed and deduced, and then the principle and structural characteristics of type I and type II all-digital phase-locked loop are analyzed. The influence of loop parameters on the characteristics and stability of the whole loop is analyzed. 2) A complementary comparator for time-to-digital converter (TDC) is proposed. Based on the traditional comparator structure, a complementary comparator is superimposed. It can eliminate the burr of the output waveform, reduce the input offset voltage, improve the working speed of the comparator, and then improve the precision of the comparator. (3) A reconfigurable digital filter is proposed, which makes the parameter KPKI of DLF into an off-chip control port. By manually adjusting the chip's internal parameters, the bandwidth, open-loop and closed-loop response, and amplitude response of the all-digital phase-locked loop can be changed. Finally, it can be easily adjusted out of the chip. This paper analyzes and designs a high precision numerical controlled oscillator (Digital Controlled Oscillator). In this paper, CMOS cross coupled LC oscillator is used, including three capacitive arrays and 螖 危 modulator, which include coarse tuning, middle harmonic and fine tuning. The coarse tuning unit uses MIM capacitor, the middle harmonic fine tuning unit uses two pairs of reverse connected PMOS pairs to form the MOS capacitor. The gain of DCO in this paper is about 300kHz. The resolution of 螖 危 modulator can reach about 5kHz. Based on SMIC 0.18 渭 m CMOS process, the top-down design method is used to realize an all-digital phase-locked loop which can generate 2.4GHz band. The main modules include DLFCO, 螖 危 modulator and frequency divider, etc. The simulation results show that the resolution of TDC is 16.6 psat 1.8 V, the output frequency range of PLL is 2.33 ~ 2.55 GHz, the phase noise is lower than -120.7d BcP / Hz RMS jitter is 8.75 psand the peak jitter is 54.07 ps. the phase noise is less than -120.7d Bc / Hzjunction 1MHzRMS jitter is 8.75ps. the peak jitter is 54.07ps. the phase noise is lower than -120.7d, and the peak jitter is 54.07ps. The total power consumption is 32.6mW, the reference clock is 12MHz, the locking time is less than 20 渭 s, and the chip area is 1.32mm2.It meets the expected design requirements.
【學(xué)位授予單位】：南京郵電大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2015
【分類(lèi)號(hào)】：TN79

【相似文獻(xiàn)】

相關(guān)期刊論文 前10條

1 李建偉;徐紅兵;王毅;;一種鎖定相位編程可調(diào)全數(shù)字鎖相環(huán)設(shè)計(jì)[J];現(xiàn)代電子技術(shù);2007年03期

2 蒲曉婷;;全數(shù)字鎖相環(huán)的設(shè)計(jì)及分析[J];現(xiàn)代電子技術(shù);2008年05期

3 王杰敏;楊虹;;全數(shù)字鎖相環(huán)的設(shè)計(jì)[J];通信電源技術(shù);2009年03期

4 朱立軍;單長(zhǎng)虹;李勇;;一種自動(dòng)變�？刂频膶掝l帶全數(shù)字鎖相環(huán)[J];現(xiàn)代電子技術(shù);2009年20期

5 姚富強(qiáng),張厥盛,鄔國(guó)揚(yáng),杜武林;快速高精度全數(shù)字鎖相環(huán)研究[J];電子學(xué)報(bào);1993年07期

6 吳建華，楊明健;全數(shù)字鎖相環(huán)在瞬態(tài)頻率測(cè)試中的應(yīng)用[J];南昌大學(xué)學(xué)報(bào)(工程技術(shù)版);1995年02期

7 單長(zhǎng)虹,鄧國(guó)揚(yáng);一種新型快速全數(shù)字鎖相環(huán)的研究[J];系統(tǒng)仿真學(xué)報(bào);2003年04期

8 單長(zhǎng)虹,孟憲元;嵌入式自動(dòng)變�？刂频目焖偃珨�(shù)字鎖相環(huán)[J];計(jì)算機(jī)仿真;2004年02期

9 熊卓列;張深基;;一種參數(shù)可動(dòng)態(tài)智能設(shè)置的全數(shù)字鎖相環(huán)路[J];陜西理工學(xué)院學(xué)報(bào)(自然科學(xué)版);2006年02期

10 談熙;楊蓮興;;全數(shù)字鎖相環(huán)系統(tǒng)的分析及優(yōu)化[J];復(fù)旦學(xué)報(bào)(自然科學(xué)版);2006年04期

相關(guān)會(huì)議論文 前5條

1 徐凱;時(shí)宇;;全數(shù)字鎖相環(huán)的設(shè)計(jì)和實(shí)現(xiàn)[A];全國(guó)第一屆信號(hào)處理學(xué)術(shù)會(huì)議暨中國(guó)高科技產(chǎn)業(yè)化研究會(huì)信號(hào)處理分會(huì)籌備工作委員會(huì)第三次工作會(huì)議專(zhuān)刊[C];2007年

2 張?chǎng)?許錄平;;全數(shù)字鎖相環(huán)的設(shè)計(jì)與分析[A];第二屆中國(guó)衛(wèi)星導(dǎo)航學(xué)術(shù)年會(huì)電子文集[C];2011年

3 龐浩;俎云霄;王贊基;;一種新型的全數(shù)字鎖相環(huán)[A];第七屆北京青年科技論文評(píng)選獲獎(jiǎng)?wù)撐募痆C];2003年

4 王小兵;金鋒;;一種改進(jìn)的全數(shù)字化鎖相環(huán)在光柵位置檢測(cè)中的應(yīng)用[A];中國(guó)儀器儀表學(xué)會(huì)第六屆青年學(xué)術(shù)會(huì)議論文集[C];2004年

5 胡在洲;李曉峰;;基于全數(shù)字二階鎖相環(huán)的DS-QPSK數(shù)字中頻通信系統(tǒng)載波同步設(shè)計(jì)與FPGA實(shí)現(xiàn)[A];2008年中國(guó)西部青年通信學(xué)術(shù)會(huì)議論文集[C];2008年

相關(guān)博士學(xué)位論文 前2條

1 周郭飛;數(shù)字射頻中全數(shù)字鎖相環(huán)技術(shù)的研究[D];清華大學(xué);2009年

2 于光明;快速鎖定全數(shù)字鎖相環(huán)的分析與設(shè)計(jì)[D];清華大學(xué);2011年

相關(guān)碩士學(xué)位論文 前10條

1 高源培;應(yīng)用于全數(shù)字鎖相環(huán)的時(shí)間數(shù)字轉(zhuǎn)換器的研究與設(shè)計(jì)[D];復(fù)旦大學(xué);2014年

2 王華軍;基于FPGA的新型全數(shù)字鎖相環(huán)的設(shè)計(jì)與實(shí)現(xiàn)[D];電子科技大學(xué);2015年

3 聞?wù)?一種低復(fù)雜度的線性全數(shù)字鎖相環(huán)的設(shè)計(jì)與實(shí)現(xiàn)[D];電子科技大學(xué);2015年

4 甘武兵;基于線性增強(qiáng)TDC的全數(shù)字鎖相環(huán)設(shè)計(jì)[D];電子科技大學(xué);2014年

5 劉丹丹;一種新型寬頻域全數(shù)字鎖相環(huán)的研究與設(shè)計(jì)[D];南華大學(xué);2015年

6 楊春妮;2.4GHz CMOS全數(shù)字鎖相環(huán)的研究與設(shè)計(jì)[D];南京郵電大學(xué);2015年

7 李應(yīng)飛;一種時(shí)域全數(shù)字鎖相環(huán)的設(shè)計(jì)[D];西安電子科技大學(xué);2010年

8 張微成;應(yīng)用于無(wú)線通信的全數(shù)字鎖相環(huán)技術(shù)[D];上海交通大學(xué);2010年

9 龐輝;智能模數(shù)控制型全數(shù)字鎖相環(huán)的研究[D];安徽大學(xué);2012年

10 劉文;高精度自動(dòng)變�？刂迫珨�(shù)字鎖相環(huán)研究與設(shè)計(jì)[D];湖南大學(xué);2010年

，

本文編號(hào)：1682672