本文選題：時(shí)間交織模數(shù)轉(zhuǎn)換器　切入點(diǎn)：通道失配　出處：《中國(guó)科學(xué)技術(shù)大學(xué)》2017年博士論文　論文類(lèi)型：學(xué)位論文

【摘要】：模數(shù)轉(zhuǎn)換器(Analog-to-Digital converter,ADC)作為連接模擬世界與數(shù)字世界的紐帶,在現(xiàn)代通信、圖像采集、醫(yī)療電子等眾多領(lǐng)域中起到非常關(guān)鍵的作用。伴隨著CMOS工藝的快速演進(jìn),器件最小尺寸按比例縮小,帶來(lái)工作速度的提升和面積的減小,但電源電壓的降低和晶體管本征增益的下降導(dǎo)致模擬電路的非理想型效應(yīng)更加明顯,模數(shù)轉(zhuǎn)換器的速度與精度性能己趨于現(xiàn)有條件下的物理極限。時(shí)間交織ADC(Time-interleaved ADC,TIADC)以多片低速高精度ADC交替采樣來(lái)實(shí)現(xiàn)高速采樣,是一種有效的實(shí)現(xiàn)高速高精度的方式,目前超高速ADC幾乎都采用這種架構(gòu)。然而由于制造工藝上的偏差,時(shí)間交織ADC的通道間存在各種各樣的失配效應(yīng)嚴(yán)重地降低了其動(dòng)態(tài)性能,這其中主要包括失調(diào)失配誤差、增益失配誤差和采樣時(shí)間失配誤差。利用模擬電路中對(duì)各子通道進(jìn)行嚴(yán)格的匹配設(shè)計(jì)收到的效果甚微,而利用數(shù)字電路低功耗、高可靠、靈活度好等優(yōu)勢(shì),通過(guò)數(shù)字校準(zhǔn)來(lái)實(shí)現(xiàn)誤差的消除已然成為當(dāng)前高速TIADC設(shè)計(jì)的主流技術(shù)。本論文研究高速時(shí)間交織ADC的后臺(tái)盲自適應(yīng)全數(shù)字校準(zhǔn)技術(shù)。首先通過(guò)對(duì)高速時(shí)間交織ADC進(jìn)行系統(tǒng)級(jí)建模,從理論層面分析和驗(yàn)證了各種失配誤差對(duì)時(shí)間交織ADC的影響;然后在調(diào)研和分析國(guó)內(nèi)外校準(zhǔn)技術(shù)的優(yōu)缺點(diǎn)基礎(chǔ)上,提出了兩種校準(zhǔn)數(shù)字校準(zhǔn)技術(shù),并從行為級(jí)對(duì)算法進(jìn)行了驗(yàn)證;接著搭建相應(yīng)的電路級(jí)驗(yàn)證平臺(tái),實(shí)驗(yàn)結(jié)果進(jìn)一步證明了本校準(zhǔn)算法的有效性和優(yōu)越性,最后完成了部分校準(zhǔn)算法的ASIC設(shè)計(jì)。具體研究工作如下:第一,提出了一種基于統(tǒng)計(jì)的自適應(yīng)校準(zhǔn)算法�；诮y(tǒng)計(jì)的自適應(yīng)數(shù)字校準(zhǔn)算法其基本思想是利用各通道對(duì)同一輸入信號(hào)進(jìn)行采樣,因此各通道輸出信號(hào)的平均能量一致,能量的偏差則直接體現(xiàn)了系統(tǒng)的誤差。對(duì)于失調(diào)失配誤差和增益失配誤差,提出基于自有通道的LMS迭代的自適應(yīng)校準(zhǔn)算法,并引入指數(shù)平均器提高收斂精度;對(duì)于采樣時(shí)間失配誤差,利用信號(hào)的平均能量特性以及信號(hào)的自相關(guān)特性來(lái)實(shí)現(xiàn)誤差的估計(jì),再利用改進(jìn)Farrow結(jié)構(gòu)分?jǐn)?shù)延時(shí)濾波對(duì)誤差進(jìn)行校準(zhǔn)。整個(gè)校準(zhǔn)算法均在數(shù)字域?qū)崿F(xiàn),實(shí)現(xiàn)TIADC轉(zhuǎn)換后信號(hào)的處理。校準(zhǔn)算法結(jié)構(gòu)簡(jiǎn)單,硬件實(shí)現(xiàn)比較容易,理論上對(duì)通道數(shù)沒(méi)有嚴(yán)格的限制,可以擴(kuò)展到任意通道數(shù)。第二,提出了一種基于信號(hào)調(diào)制的自適應(yīng)校準(zhǔn)算法。通過(guò)分析和確定誤差頻點(diǎn)的位置,利用信號(hào)調(diào)制來(lái)構(gòu)建和雜散頻點(diǎn)有著相同頻譜的信號(hào),基于相關(guān)運(yùn)算實(shí)現(xiàn)誤差估計(jì),最后通過(guò)相減消除誤差的影響,可同時(shí)實(shí)現(xiàn)增益失配誤差和采樣時(shí)間失配誤差的校準(zhǔn)。進(jìn)一步提出利用指數(shù)平均器進(jìn)行收斂曲線(xiàn)的平滑的方法,有效提高了校準(zhǔn)精度和收斂速度。所提出的結(jié)構(gòu)和校準(zhǔn)技術(shù)對(duì)于奈奎斯特頻帶之內(nèi)的輸入信號(hào)(個(gè)別特殊頻率點(diǎn)除外)均能有效校準(zhǔn)。與已有算法相比,本校準(zhǔn)算法在校準(zhǔn)效果和硬件資源的開(kāi)銷(xiāo)上均有較大的優(yōu)勢(shì)。第三,基于SMIC 0.13μm工藝設(shè)計(jì)實(shí)現(xiàn)了一款12位、100MS/s流水線(xiàn)ADC,并將它作為子通道ADC搭建了四通道12位400MS/s時(shí)間交織ADC電路平臺(tái),該平臺(tái)的輸出作為激勵(lì)信號(hào)輸入到校準(zhǔn)算法,完成了校準(zhǔn)算法的FPGA驗(yàn)證。對(duì)于基于統(tǒng)計(jì)的全數(shù)字自適應(yīng)校準(zhǔn)方案,電路級(jí)驗(yàn)證結(jié)果表明,在三種失配誤差大小分別為os=[0 0.05-0.05 0.1]、△g=[0 0.053-0.971 0.042]、△t=[0 1%2%-1%]Ts的條件下,輸入信號(hào)為差分?jǐn)[幅0.9Vpp(0.9FSR)頻率為164.6 MHz的正弦信號(hào),經(jīng)過(guò)校準(zhǔn)后時(shí)間交織ADC的SNDR和SFDR分別提高了48 dB和60.2 dB,分別達(dá)到71.2 dB和84.6 dB,有效位數(shù)ENOB為11.5 bits;對(duì)于基于信號(hào)調(diào)制的全數(shù)字自適應(yīng)校準(zhǔn)方案,在相同增益和采樣時(shí)間失配誤差條件下,電路級(jí)驗(yàn)證結(jié)果表明,校準(zhǔn)前,SNDR和SFDR分別只有30.9 dB和33.8 dB,經(jīng)過(guò)數(shù)字后臺(tái)校準(zhǔn)后,SNDR和SFDR分別提高了40.5 dB和54.7dB,達(dá)到71.4 dB和88.5 dB,校準(zhǔn)后ADC的有效位數(shù)ENOB為11.52 bits。最后,基于SMIC 0.13μm工藝庫(kù),完成了基于LMS迭代的自有通道失調(diào)和增益失配聯(lián)合校準(zhǔn)算法的ASIC設(shè)計(jì),后仿真結(jié)果表明所提出的數(shù)字校準(zhǔn)技術(shù)能夠有效抑制時(shí)間交織ADC通道失配誤差所帶來(lái)的雜散影響,提高TIADC的動(dòng)態(tài)性能。
[Abstract]:Analog to digital converter (Analog-to-Digital converter ADC) as a connecting link between the analog world and digital image acquisition, in modern communication, and plays a very important role in many fields such as medical electronics. With the rapid development of CMOS technology, the smallest devices scaled down, and decrease the lifting speed of the area, decreased but the low supply voltage and transistor intrinsic gain leads to non ideal effect of analog circuit is more obvious, the speed and precision of ADC performance has become the physical limits under current conditions. The time interleaved ADC (Time-interleaved ADC TIADC) based on multi speed and high precision ADC alternate sampling to achieve high-speed sampling, is a the effective way to realize high speed and high precision, the ultra high speed ADC almost all adopt this framework. However, due to the deviation of the manufacturing process, time interleaved ADC channels Mismatch effect between the various severely reduced its dynamic performance, which mainly include offset mismatch error, gain mismatch error and sampling time mismatch error. By using the strict matching design received little effect on each sub channel analog circuit, digital circuit and low power consumption, high reliability, good flexibility and other advantages, is eliminated by digital calibration to achieve error has become the mainstream technology of high-speed TIADC design. Backgroundcalibration ADC full digital calibration technique is studied in this paper. Firstly, based on high speed time interleaved high speed time interleaved ADC system level modeling, and verified the mismatch error of interleaved ADC effect of time on theory; then based on the advantages and disadvantages of investigation and analysis of domestic and international calibration technology, puts forward two kinds of calibration of digital calibration technology, and from the behavior of the algorithm. Verified; then build the circuit level verification platform. The experimental results prove the validity and superiority of this calibration algorithm, finally completed the ASIC design of calibration algorithm. The main research work is as follows: first, we propose an adaptive calibration algorithm based on statistics. Based on the basic idea of the adaptive digital calibration algorithm statistical sampling is performed on the same input signal by the channel, so the average energy of each channel output signal, the deviation of energy directly reflects the system error. The offset mismatch error and gain mismatch error, an adaptive calibration algorithm based on iterative LMS private channel, and introduce and improve the accuracy of convergence average index; sampling time for mismatch error, error estimation is achieved using the autocorrelation characteristics of the average energy characteristic of signal and signal, the use of improved F The structure of arrow to calibrate the fractional delay filter error. The calibration algorithms are implemented in digital domain, realize TIADC conversion signal. The calibration algorithm has the advantages of simple structure, easy hardware implementation, the theory of the number of channels is not strictly limited, can be extended to any number of channels. Second, we propose an adaptive algorithm for signal calibration based on modulation. By analyzing and determining the error frequency position, using signal modulation to construct a frequency point and spurious signals with the same frequency spectrum, correlation operation to achieve error estimation based on the subtraction, eliminate the influence of error, calibration can be achieved simultaneously gain mismatch error and sampling time mismatch error. Further put forward the method of smooth convergence curve using exponential averager, effectively improve the calibration accuracy and convergence speed. The proposed structure and calibration techniques for Nyquist band The input signal within the (individual special frequency points except) are effective calibration. Compared with the existing algorithms, this algorithm has the advantages of large calibration in the calibration effect and the cost of hardware. Third, SMIC 0.13 m process design and implementation of a 12 bit pipelined ADC based on 100MS/s, and use it as a sub channel the ADC ADC circuit to build a platform four channel 12 bit 400MS/s time interleaved, the output of the platform as the excitation signal is input to the calibration algorithm, completed the FPGA verification calibration algorithm. The adaptive digital calibration scheme based on statistics, circuit level verification results show that the three kinds of mismatch error size respectively is os=[0 0.05-0.05 0.1]. G=[0 0.053-0.971 0.042], t=[0 1%2%-1%]Ts, the input signal is a differential amplitude 0.9Vpp (0.9FSR) frequency is 164.6 MHz sinusoidal signal, after calibration time interleaved ADC SNDR and SFDR respectively. The 48 dB and 60.2 dB, reached 71.2 dB and 84.6 dB respectively. The effective number of ENOB is 11.5 bits; for the full digital calibration scheme based on adaptive modulation signal, and at the same time sampling gain mismatch error conditions, circuit level verification results show that the calibration before SNDR and SFDR were only 30.9 and 33.8 dB dB, after the digital background calibration, SNDR and SFDR were increased by 40.5 dB and 54.7dB, reached 71.4 dB and 88.5 dB, after calibration the effective number of bits ENOB ADC for 11.52 bits. finally, SMIC 0.13 m process library based on complete ASIC design its own LMS channel iterative offset and gain mismatch calibration algorithm combined based on the results of simulation show that the spurious effects of digital calibration technique proposed can effectively inhibit the time interleaved ADC channel mismatching error and improve the dynamic performance of TIADC.

【學(xué)位授予單位】：中國(guó)科學(xué)技術(shù)大學(xué)
【學(xué)位級(jí)別】：博士
【學(xué)位授予年份】：2017
【分類(lèi)號(hào)】：TN792

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本文編號(hào)：1646306