本文選題：時間交織模數(shù)轉換器　切入點：通道失配　出處：《中國科學技術大學》2017年博士論文　論文類型：學位論文

【摘要】：模數(shù)轉換器(Analog-to-Digital converter,ADC)作為連接模擬世界與數(shù)字世界的紐帶,在現(xiàn)代通信、圖像采集、醫(yī)療電子等眾多領域中起到非常關鍵的作用。伴隨著CMOS工藝的快速演進,器件最小尺寸按比例縮小,帶來工作速度的提升和面積的減小,但電源電壓的降低和晶體管本征增益的下降導致模擬電路的非理想型效應更加明顯,模數(shù)轉換器的速度與精度性能己趨于現(xiàn)有條件下的物理極限。時間交織ADC(Time-interleaved ADC,TIADC)以多片低速高精度ADC交替采樣來實現(xiàn)高速采樣,是一種有效的實現(xiàn)高速高精度的方式,目前超高速ADC幾乎都采用這種架構。然而由于制造工藝上的偏差,時間交織ADC的通道間存在各種各樣的失配效應嚴重地降低了其動態(tài)性能,這其中主要包括失調失配誤差、增益失配誤差和采樣時間失配誤差。利用模擬電路中對各子通道進行嚴格的匹配設計收到的效果甚微,而利用數(shù)字電路低功耗、高可靠、靈活度好等優(yōu)勢,通過數(shù)字校準來實現(xiàn)誤差的消除已然成為當前高速TIADC設計的主流技術。本論文研究高速時間交織ADC的后臺盲自適應全數(shù)字校準技術。首先通過對高速時間交織ADC進行系統(tǒng)級建模,從理論層面分析和驗證了各種失配誤差對時間交織ADC的影響;然后在調研和分析國內外校準技術的優(yōu)缺點基礎上,提出了兩種校準數(shù)字校準技術,并從行為級對算法進行了驗證;接著搭建相應的電路級驗證平臺,實驗結果進一步證明了本校準算法的有效性和優(yōu)越性,最后完成了部分校準算法的ASIC設計。具體研究工作如下:第一,提出了一種基于統(tǒng)計的自適應校準算法�；诮y(tǒng)計的自適應數(shù)字校準算法其基本思想是利用各通道對同一輸入信號進行采樣,因此各通道輸出信號的平均能量一致,能量的偏差則直接體現(xiàn)了系統(tǒng)的誤差。對于失調失配誤差和增益失配誤差,提出基于自有通道的LMS迭代的自適應校準算法,并引入指數(shù)平均器提高收斂精度;對于采樣時間失配誤差,利用信號的平均能量特性以及信號的自相關特性來實現(xiàn)誤差的估計,再利用改進Farrow結構分數(shù)延時濾波對誤差進行校準。整個校準算法均在數(shù)字域實現(xiàn),實現(xiàn)TIADC轉換后信號的處理。校準算法結構簡單,硬件實現(xiàn)比較容易,理論上對通道數(shù)沒有嚴格的限制,可以擴展到任意通道數(shù)。第二,提出了一種基于信號調制的自適應校準算法。通過分析和確定誤差頻點的位置,利用信號調制來構建和雜散頻點有著相同頻譜的信號,基于相關運算實現(xiàn)誤差估計,最后通過相減消除誤差的影響,可同時實現(xiàn)增益失配誤差和采樣時間失配誤差的校準。進一步提出利用指數(shù)平均器進行收斂曲線的平滑的方法,有效提高了校準精度和收斂速度。所提出的結構和校準技術對于奈奎斯特頻帶之內的輸入信號(個別特殊頻率點除外)均能有效校準。與已有算法相比,本校準算法在校準效果和硬件資源的開銷上均有較大的優(yōu)勢。第三,基于SMIC 0.13μm工藝設計實現(xiàn)了一款12位、100MS/s流水線ADC,并將它作為子通道ADC搭建了四通道12位400MS/s時間交織ADC電路平臺,該平臺的輸出作為激勵信號輸入到校準算法,完成了校準算法的FPGA驗證。對于基于統(tǒng)計的全數(shù)字自適應校準方案,電路級驗證結果表明,在三種失配誤差大小分別為os=[0 0.05-0.05 0.1]、△g=[0 0.053-0.971 0.042]、△t=[0 1%2%-1%]Ts的條件下,輸入信號為差分擺幅0.9Vpp(0.9FSR)頻率為164.6 MHz的正弦信號,經(jīng)過校準后時間交織ADC的SNDR和SFDR分別提高了48 dB和60.2 dB,分別達到71.2 dB和84.6 dB,有效位數(shù)ENOB為11.5 bits;對于基于信號調制的全數(shù)字自適應校準方案,在相同增益和采樣時間失配誤差條件下,電路級驗證結果表明,校準前,SNDR和SFDR分別只有30.9 dB和33.8 dB,經(jīng)過數(shù)字后臺校準后,SNDR和SFDR分別提高了40.5 dB和54.7dB,達到71.4 dB和88.5 dB,校準后ADC的有效位數(shù)ENOB為11.52 bits。最后,基于SMIC 0.13μm工藝庫,完成了基于LMS迭代的自有通道失調和增益失配聯(lián)合校準算法的ASIC設計,后仿真結果表明所提出的數(shù)字校準技術能夠有效抑制時間交織ADC通道失配誤差所帶來的雜散影響,提高TIADC的動態(tài)性能。
[Abstract]:Analog to digital converter (Analog-to-Digital converter ADC) as a connecting link between the analog world and digital image acquisition, in modern communication, and plays a very important role in many fields such as medical electronics. With the rapid development of CMOS technology, the smallest devices scaled down, and decrease the lifting speed of the area, decreased but the low supply voltage and transistor intrinsic gain leads to non ideal effect of analog circuit is more obvious, the speed and precision of ADC performance has become the physical limits under current conditions. The time interleaved ADC (Time-interleaved ADC TIADC) based on multi speed and high precision ADC alternate sampling to achieve high-speed sampling, is a the effective way to realize high speed and high precision, the ultra high speed ADC almost all adopt this framework. However, due to the deviation of the manufacturing process, time interleaved ADC channels Mismatch effect between the various severely reduced its dynamic performance, which mainly include offset mismatch error, gain mismatch error and sampling time mismatch error. By using the strict matching design received little effect on each sub channel analog circuit, digital circuit and low power consumption, high reliability, good flexibility and other advantages, is eliminated by digital calibration to achieve error has become the mainstream technology of high-speed TIADC design. Backgroundcalibration ADC full digital calibration technique is studied in this paper. Firstly, based on high speed time interleaved high speed time interleaved ADC system level modeling, and verified the mismatch error of interleaved ADC effect of time on theory; then based on the advantages and disadvantages of investigation and analysis of domestic and international calibration technology, puts forward two kinds of calibration of digital calibration technology, and from the behavior of the algorithm. Verified; then build the circuit level verification platform. The experimental results prove the validity and superiority of this calibration algorithm, finally completed the ASIC design of calibration algorithm. The main research work is as follows: first, we propose an adaptive calibration algorithm based on statistics. Based on the basic idea of the adaptive digital calibration algorithm statistical sampling is performed on the same input signal by the channel, so the average energy of each channel output signal, the deviation of energy directly reflects the system error. The offset mismatch error and gain mismatch error, an adaptive calibration algorithm based on iterative LMS private channel, and introduce and improve the accuracy of convergence average index; sampling time for mismatch error, error estimation is achieved using the autocorrelation characteristics of the average energy characteristic of signal and signal, the use of improved F The structure of arrow to calibrate the fractional delay filter error. The calibration algorithms are implemented in digital domain, realize TIADC conversion signal. The calibration algorithm has the advantages of simple structure, easy hardware implementation, the theory of the number of channels is not strictly limited, can be extended to any number of channels. Second, we propose an adaptive algorithm for signal calibration based on modulation. By analyzing and determining the error frequency position, using signal modulation to construct a frequency point and spurious signals with the same frequency spectrum, correlation operation to achieve error estimation based on the subtraction, eliminate the influence of error, calibration can be achieved simultaneously gain mismatch error and sampling time mismatch error. Further put forward the method of smooth convergence curve using exponential averager, effectively improve the calibration accuracy and convergence speed. The proposed structure and calibration techniques for Nyquist band The input signal within the (individual special frequency points except) are effective calibration. Compared with the existing algorithms, this algorithm has the advantages of large calibration in the calibration effect and the cost of hardware. Third, SMIC 0.13 m process design and implementation of a 12 bit pipelined ADC based on 100MS/s, and use it as a sub channel the ADC ADC circuit to build a platform four channel 12 bit 400MS/s time interleaved, the output of the platform as the excitation signal is input to the calibration algorithm, completed the FPGA verification calibration algorithm. The adaptive digital calibration scheme based on statistics, circuit level verification results show that the three kinds of mismatch error size respectively is os=[0 0.05-0.05 0.1]. G=[0 0.053-0.971 0.042], t=[0 1%2%-1%]Ts, the input signal is a differential amplitude 0.9Vpp (0.9FSR) frequency is 164.6 MHz sinusoidal signal, after calibration time interleaved ADC SNDR and SFDR respectively. The 48 dB and 60.2 dB, reached 71.2 dB and 84.6 dB respectively. The effective number of ENOB is 11.5 bits; for the full digital calibration scheme based on adaptive modulation signal, and at the same time sampling gain mismatch error conditions, circuit level verification results show that the calibration before SNDR and SFDR were only 30.9 and 33.8 dB dB, after the digital background calibration, SNDR and SFDR were increased by 40.5 dB and 54.7dB, reached 71.4 dB and 88.5 dB, after calibration the effective number of bits ENOB ADC for 11.52 bits. finally, SMIC 0.13 m process library based on complete ASIC design its own LMS channel iterative offset and gain mismatch calibration algorithm combined based on the results of simulation show that the spurious effects of digital calibration technique proposed can effectively inhibit the time interleaved ADC channel mismatching error and improve the dynamic performance of TIADC.

【學位授予單位】：中國科學技術大學
【學位級別】：博士
【學位授予年份】：2017
【分類號】：TN792

【相似文獻】

相關期刊論文 前10條

1 張中平;∑-Δ模數(shù)轉換器的原理及應用[J];電子器件;2003年04期

2 ;計量秤應用的低成本2-通道模數(shù)轉換器[J];電子產(chǎn)品世界;2004年04期

3 Len Staller;了解模數(shù)轉換器規(guī)格[J];世界電子元器件;2005年10期

4 吳春瑜;佟波;王繼安;李文昌;李威;;一種八位并行插值型模數(shù)轉換器的設計[J];遼寧大學學報(自然科學版);2009年04期

5 ;ISLA112P50:500MSPS模數(shù)轉換器[J];世界電子元器件;2010年09期

6 劉洋;蔡嘯;;簡述選擇模數(shù)轉換器時的技術指標與注意事項[J];河南科技;2013年10期

7 惠長坤;;模數(shù)轉換器輸入通道的擴充及其它[J];微型機與應用;1987年05期

8 ;轉換器[J];電子科技文摘;2000年12期

9 ;24位模數(shù)轉換器切入市場[J];世界產(chǎn)品與技術;2001年02期

10 王曉東,孫雨南;光學模數(shù)轉換器的原理及發(fā)展[J];電訊技術;2002年04期

相關會議論文 前10條

1 劉紅忠;吳金;錢黎明;;一種改進的流水線模數(shù)轉換器的建模方法[A];第十屆中國科協(xié)年會論文集（四）[C];2008年

2 陳睿;陸嫵;任迪遠;鄭玉展;王義元;費武雄;李茂順;蘭博;崔江維;;10位雙極模數(shù)轉換器的電離輻射效應[A];第十五屆全國核電子學與核探測技術學術年會論文集[C];2010年

3 周濤;許建平;賀明智;;適用于高頻開關電源數(shù)字控制器的模數(shù)轉換器[A];2006中國電工技術學會電力電子學會第十屆學術年會論文摘要集[C];2006年

4 張劍平;;一種寬輸入量程和長輸出位數(shù)的A/D電路及其算法[A];第三屆全國信息獲取與處理學術會議論文集[C];2005年

5 張謙述;劉永智;楊亞培;戴基智;唐雄貴;;一種新型集成光學模數(shù)轉換器設計[A];2007'中國儀器儀表與測控技術交流大會論文集（二）[C];2007年

6 薛亮;沈延釗;張向民;;一種A/D靜態(tài)參數(shù)和動態(tài)參數(shù)的測試方法[A];第二屆全國信息獲取與處理學術會議論文集[C];2004年

7 陳睿;陸嫵;任迪遠;鄭玉展;王義元;費武雄;李茂順;蘭博;;不同偏置條件的10位CMOS模數(shù)轉換器的輻射效應[A];中國核科學技術進展報告——中國核學會2009年學術年會論文集（第一卷·第7冊）[C];2009年

8 馬紹宇;韓雁;黃小偉;楊立吾;;一個高性能、低功耗18位音頻模數(shù)轉換器(ADC)[A];第十屆中國科協(xié)年會論文集（四）[C];2008年

9 王旭利;許獻國;詹峻嶺;周啟明;;模數(shù)轉換器(ADC)抗輻射性能試驗測試技術研究[A];第十屆全國抗輻射電子學與電磁脈沖學術年會論文集[C];2009年

10 王棟;王懷秀;;24位高性能Σ-△型模數(shù)轉換器AD7764及在溫度采集中的應用[A];第20屆測控、計量、儀器儀表學術年會論文集[C];2010年

相關重要報紙文章 前6條

1 某摩步師偵察營儀偵連中士 周飛飛;模數(shù)轉換器：夜間戰(zhàn)場偵察如白晝[N];解放軍報;2011年

2 ;24比特立體聲模數(shù)轉換器[N];中國計算機報;2004年

3 湖北 葉啟明;多功能、高性能模數(shù)轉換器ADC10080[N];電子報;2006年

4 ;TI推出12位500 MSPS ADC[N];電子資訊時報;2006年

5 程旭;德州儀器推出零交越軌至軌放大器[N];大眾科技報;2006年

6 記者 孫文博/北京;ADI專注ADC市場 未來將打“中國牌”[N];電子資訊時報;2003年

相關博士學位論文 前10條

1 王振宇;寬帶高線性度流水線型模數(shù)轉換器的高能效設計方法研究[D];復旦大學;2013年

2 范超杰;高性能流水線型模數(shù)轉換器設計方法研究[D];上海交通大學;2014年

3 景鑫;低壓低功耗流水線型模數(shù)轉換器的設計技術研究[D];西安電子科技大學;2014年

4 王浩;低功耗電荷重分配式CMOS逐次逼近型模數(shù)轉換器研究[D];西安電子科技大學;2016年

5 梁宇華;低功耗逐次逼近型CMOS模數(shù)轉換器的研究[D];西安電子科技大學;2015年

6 杜翎;基于非二進制量化算法的逐次逼近模數(shù)轉換器的設計[D];電子科技大學;2016年

7 陳紅梅;高速時間交織模數(shù)轉換器數(shù)字校準技術研究[D];中國科學技術大學;2017年

8 馬紹宇;高性能、低功耗∑△模數(shù)轉換器的研究與實現(xiàn)[D];浙江大學;2008年

9 林儷;折疊內插模數(shù)轉換器的高速、低功耗低電壓設計方法研究[D];復旦大學;2010年

10 秦亞杰;高能效流水線模數(shù)轉換器的研究與設計[D];復旦大學;2012年

相關碩士學位論文 前10條

1 陳華濂;12-bit Pipelined SAR ADC的研究與設計[D];華南理工大學;2015年

2 索喜來;PCM編解碼芯片中模數(shù)轉換器的設計[D];河北大學;2015年

3 周銀;無線通信系統(tǒng)中流水線模數(shù)轉換器的低成本低功耗研究與設計[D];復旦大學;2014年

4 王偉;基于CMOS工藝高速低功耗折疊內插結構模數(shù)轉換器設計和研究[D];復旦大學;2013年

5 代國憲;2b/cycle高速逐次逼近型模數(shù)轉換器設計研究[D];復旦大學;2014年

6 姜大偉;40nm工藝下流水線模數(shù)轉換器關鍵單元的研究與設計[D];蘭州大學;2015年

7 彭超;功耗可配置流水線模數(shù)轉換器電路的研究與設計[D];蘇州大學;2015年

8 賀沖;多位量化Sigma-Delta模數(shù)轉換器的設計[D];哈爾濱工業(yè)大學;2015年

9 汪帆;基于AD轉換器的高精度電壓測量電路的設計與實現(xiàn)[D];電子科技大學;2015年

10 劉萌;高性能模數(shù)轉換器研究與設計[D];貴州大學;2015年

，

本文編號：1646306